JPH06204869A - サブレンジアナログ／デジタル変換装置 - Google Patents
サブレンジアナログ／デジタル変換装置Info
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- JPH06204869A JPH06204869A JP1710193A JP1710193A JPH06204869A JP H06204869 A JPH06204869 A JP H06204869A JP 1710193 A JP1710193 A JP 1710193A JP 1710193 A JP1710193 A JP 1710193A JP H06204869 A JPH06204869 A JP H06204869A
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Abstract
(57)【要約】
【目的】 アナログ信号の連続的な変化に対し、デジタ
ル信号が不連続に変化するのを防止する。 【構成】 Ａ／Ｄ変換器５が出力するデジタル信号をア
ナログ信号に変換するＤ／Ａ変換器８と、該Ｄ／Ａ変換
器８の出力信号を積分する積分回路９とを備え、減算器
３に、該積分回路９の出力信号の上記Ａ／Ｄ変換器５お
よび上記Ｄ／Ａ変換器８による各アナログ・デジタル変
換特性の相対的な差を測定して得た校正データに基づ
き、上記Ａ／Ｄ変換器５の変換特性を補正させる。
ル信号が不連続に変化するのを防止する。 【構成】 Ａ／Ｄ変換器５が出力するデジタル信号をア
ナログ信号に変換するＤ／Ａ変換器８と、該Ｄ／Ａ変換
器８の出力信号を積分する積分回路９とを備え、減算器
３に、該積分回路９の出力信号の上記Ａ／Ｄ変換器５お
よび上記Ｄ／Ａ変換器８による各アナログ・デジタル変
換特性の相対的な差を測定して得た校正データに基づ
き、上記Ａ／Ｄ変換器５の変換特性を補正させる。
Description
【０００１】
【産業上の利用分野】この発明は、アナログ入力信号を
高い分解能でデジタル信号に変換するサブレンジアナロ
グ／デジタル変換装置に関するものである。
高い分解能でデジタル信号に変換するサブレンジアナロ
グ／デジタル変換装置に関するものである。
【０００２】
【従来の技術】図４は例えば「日経エレクトロニクス」
日経ＢＰ社，１９８８年６月２７日発行，２０７ページ
に示された従来のサブレンジアナログ／デジタル変換装
置を示すブロック図であり、図において、１はアナログ
入力信号、２はサンプル・ホールド回路、３は減算器、
４はスイッチ、５はアナログ／デジタル変換器（以下、
Ａ／Ｄ変換器という）、６はデジタル出力信号、７はデ
ジタル入力信号、８はデジタル／アナログ変換器（以
下、Ｄ／Ａ変換器という）である。
日経ＢＰ社，１９８８年６月２７日発行，２０７ページ
に示された従来のサブレンジアナログ／デジタル変換装
置を示すブロック図であり、図において、１はアナログ
入力信号、２はサンプル・ホールド回路、３は減算器、
４はスイッチ、５はアナログ／デジタル変換器（以下、
Ａ／Ｄ変換器という）、６はデジタル出力信号、７はデ
ジタル入力信号、８はデジタル／アナログ変換器（以
下、Ｄ／Ａ変換器という）である。
【０００３】次に動作について説明する。最初、スイッ
チ４はサンプル・ホールド回路２とＡ／Ｄ変換器５とを
接続している。アナログ入力信号１はサンプル・ホール
ド回路２を介してＡ／Ｄ変換器５に入力する。
チ４はサンプル・ホールド回路２とＡ／Ｄ変換器５とを
接続している。アナログ入力信号１はサンプル・ホール
ド回路２を介してＡ／Ｄ変換器５に入力する。
【０００４】Ａ／Ｄ変換の実行中にＡ／Ｄ変換器５の入
力信号が変化すると、正確なＡ／Ｄ変換ができないか
ら、サンプル・ホールド回路２によって適切なタイミン
グでアナログ入力信号をサンプルしてＡ／Ｄ変換器に入
力している。Ａ／Ｄ変換器５の出力は、デジタル出力信
号６として出力される。
力信号が変化すると、正確なＡ／Ｄ変換ができないか
ら、サンプル・ホールド回路２によって適切なタイミン
グでアナログ入力信号をサンプルしてＡ／Ｄ変換器に入
力している。Ａ／Ｄ変換器５の出力は、デジタル出力信
号６として出力される。
【０００５】次に、このデジタル出力信号をそのままデ
ジタル入力信号７としてＤ／Ａ変換器８に入力し、ここ
でアナログ信号に変換する。Ａ／Ｄ変換器５とＤ／Ａ変
換器８の分解能は等しく、Ｄ／Ａ変換器８の出力とアナ
ログ入力信号１のサンプル・ホールド値との差を減算器
３で検出し、さらに分解能に相当する増幅度で増幅す
る。
ジタル入力信号７としてＤ／Ａ変換器８に入力し、ここ
でアナログ信号に変換する。Ａ／Ｄ変換器５とＤ／Ａ変
換器８の分解能は等しく、Ｄ／Ａ変換器８の出力とアナ
ログ入力信号１のサンプル・ホールド値との差を減算器
３で検出し、さらに分解能に相当する増幅度で増幅す
る。
【０００６】次に、スイッチ４を減算器３とＡ／Ｄ変換
器５とを接続するように切り換える。そして、前述した
減算器３の出力を増幅した信号をＡ／Ｄ変換器５でデジ
タル信号に変換すると、Ａ／Ｄ変換器５の二倍の分解能
を持つＡ／Ｄ変換を実現できる。
器５とを接続するように切り換える。そして、前述した
減算器３の出力を増幅した信号をＡ／Ｄ変換器５でデジ
タル信号に変換すると、Ａ／Ｄ変換器５の二倍の分解能
を持つＡ／Ｄ変換を実現できる。
【０００７】ところで、従来のサブレンジアナログ／デ
ジタル変換装置は以上のように構成されており、Ａ／Ｄ
変換器５とＤ／Ａ変換器８が、Ａ／Ｄ変換器５の分解能
の二乗に相当する精度を持っていれば問題はないが、巷
間に流通せるＡ／Ｄ変換器５およびＤ／Ａ変換器８の多
くは１／２最下位デジット（以下、ＬＳＢという）程度
の精度しか持っていない。
ジタル変換装置は以上のように構成されており、Ａ／Ｄ
変換器５とＤ／Ａ変換器８が、Ａ／Ｄ変換器５の分解能
の二乗に相当する精度を持っていれば問題はないが、巷
間に流通せるＡ／Ｄ変換器５およびＤ／Ａ変換器８の多
くは１／２最下位デジット（以下、ＬＳＢという）程度
の精度しか持っていない。
【０００８】これを実例について説明する。説明を容易
にするためにＡ／Ｄ変換器５、Ｄ／Ａ変換器８の分解能
のビット数を共に２ビットとし、アナログ信号のフルス
ケールを１Ｖとする。この場合の１ＬＳＢは、１Ｖ×１
／２2 ＝０．２５Ｖである。両変換器５，８のアナログ
信号とデジタル信号の関係を図５に示す。
にするためにＡ／Ｄ変換器５、Ｄ／Ａ変換器８の分解能
のビット数を共に２ビットとし、アナログ信号のフルス
ケールを１Ｖとする。この場合の１ＬＳＢは、１Ｖ×１
／２2 ＝０．２５Ｖである。両変換器５，８のアナログ
信号とデジタル信号の関係を図５に示す。
【０００９】ここで、Ａ／Ｄ変換器５は実線に示す理想
的な変換特性を持ち、一方、Ｄ／Ａ変換器８はデジタル
信号００，０１，１０，１１に対しそれぞれ＋１／４Ｌ
ＳＢ，＋１／４ＬＳＢ，−１／４ＬＳＢ，−１／４ＬＳ
Ｂの誤差を持つものとすると、Ｄ／Ａ変換器８の変換特
性は図５の破線で示すようになる。
的な変換特性を持ち、一方、Ｄ／Ａ変換器８はデジタル
信号００，０１，１０，１１に対しそれぞれ＋１／４Ｌ
ＳＢ，＋１／４ＬＳＢ，−１／４ＬＳＢ，−１／４ＬＳ
Ｂの誤差を持つものとすると、Ｄ／Ａ変換器８の変換特
性は図５の破線で示すようになる。
【００１０】いま、アナログ入力信号１が０．２Ｖの場
合を考えると、このサブレンジＡ／Ｄ変換器の分解能は
２＋２＝４ビットである。変換を正しく行えば、デジタ
ル信号は００１１である。最初、アナログ入力信号１は
サンプル・ホールド回路２、スイッチ４を介してＡ／Ｄ
変換器５で変換され、上位２ビットとして００が得られ
る。
合を考えると、このサブレンジＡ／Ｄ変換器の分解能は
２＋２＝４ビットである。変換を正しく行えば、デジタ
ル信号は００１１である。最初、アナログ入力信号１は
サンプル・ホールド回路２、スイッチ４を介してＡ／Ｄ
変換器５で変換され、上位２ビットとして００が得られ
る。
【００１１】次に、デジタル入力信号７にこの信号００
を入力する。デジタル信号００に対するＤ／Ａ変換器８
の出力は０Ｖだが、実際には＋１／４ＬＳＢの誤差があ
るため、０．０６２５Ｖになる。従って、減算器３の出
力は、（０．２−０．０６２５）×２2 ＝０．５５Ｖと
なる。
を入力する。デジタル信号００に対するＤ／Ａ変換器８
の出力は０Ｖだが、実際には＋１／４ＬＳＢの誤差があ
るため、０．０６２５Ｖになる。従って、減算器３の出
力は、（０．２−０．０６２５）×２2 ＝０．５５Ｖと
なる。
【００１２】この信号をＡ／Ｄ変換器５でデジタル信号
に変換すると、下位２ビットとして１０が得られる。従
って、既に得た上位２ビットと合わせて、デジタル信号
００１０が得られる。これは理論値００１１より１ＬＳ
Ｂ小さい。
に変換すると、下位２ビットとして１０が得られる。従
って、既に得た上位２ビットと合わせて、デジタル信号
００１０が得られる。これは理論値００１１より１ＬＳ
Ｂ小さい。
【００１３】
【発明が解決しようとする課題】従来のサブレンジアナ
ログ／デジタル変換装置は以上のように構成されている
ので、図５に示すような変換特性を持つＡ／Ｄ変換器５
とＤ／Ａ変換器８で構成するサブレンジＡ／Ｄ変換回路
の変換特性は、図６の実線で示すように、破線で示す理
想的な変換特性からずれ、実際の変換特性と理想的な変
換特性との間には最大１ＬＳＢの誤差が発生するなどの
問題点があった。また、アナログ信号の連続的な変化に
対し、デジタル信号が不連続に（最大３ＬＳＢ）変化す
るなどの問題点があった。
ログ／デジタル変換装置は以上のように構成されている
ので、図５に示すような変換特性を持つＡ／Ｄ変換器５
とＤ／Ａ変換器８で構成するサブレンジＡ／Ｄ変換回路
の変換特性は、図６の実線で示すように、破線で示す理
想的な変換特性からずれ、実際の変換特性と理想的な変
換特性との間には最大１ＬＳＢの誤差が発生するなどの
問題点があった。また、アナログ信号の連続的な変化に
対し、デジタル信号が不連続に（最大３ＬＳＢ）変化す
るなどの問題点があった。
【００１４】請求項１の発明は上記のような問題点を解
消するためになされたもので、アナログ信号の連続的な
変化に対し、デジタル信号が不連続に変化することの無
いサブレンジアナログ／デジタル変換装置を得ることを
目的とする。
消するためになされたもので、アナログ信号の連続的な
変化に対し、デジタル信号が不連続に変化することの無
いサブレンジアナログ／デジタル変換装置を得ることを
目的とする。
【００１５】請求項２の発明は、Ａ／Ｄ変換器の出力の
飽和を防止できるサブレンジアナログ／デジタル変換装
置を得ることを目的とする。
飽和を防止できるサブレンジアナログ／デジタル変換装
置を得ることを目的とする。
【００１６】
【課題を解決するための手段】請求項１の発明に係るサ
ブレンジアナログ／デジタル変換装置は、Ａ／Ｄ変換器
が出力するデジタル信号をアナログ信号に変換するＤ／
Ａ変換器と、該Ｄ／Ａ変換器の出力信号を積分する積分
回路とを備え、該積分回路の出力信号を上記Ａ／Ｄ変換
器で測定して得た各アナログ・デジタル変換特性の相対
的な差である校正データに基づき、信号処理回路によっ
て上記Ａ／Ｄ変換器の変換特性を補正させるようにした
ものである。
ブレンジアナログ／デジタル変換装置は、Ａ／Ｄ変換器
が出力するデジタル信号をアナログ信号に変換するＤ／
Ａ変換器と、該Ｄ／Ａ変換器の出力信号を積分する積分
回路とを備え、該積分回路の出力信号を上記Ａ／Ｄ変換
器で測定して得た各アナログ・デジタル変換特性の相対
的な差である校正データに基づき、信号処理回路によっ
て上記Ａ／Ｄ変換器の変換特性を補正させるようにした
ものである。
【００１７】請求項２の発明に係るサブレンジアナログ
／デジタル変換装置は、Ａ／Ｄ変換器が出力するデジタ
ル信号をアナログ信号に変換し、かつ上記Ａ／Ｄ変換器
より高い分解能を持つ高分解能Ｄ／Ａ変換器と、該高分
解能Ｄ／Ａ変換器の出力信号を積分する積分回路とを備
え、該積分回路の出力信号を上記Ａ／Ｄ変換器で測定し
て得た各アナログ・デジタル変換特性の相対的な差であ
る校正データに基づき、信号処理回路によって上記Ａ／
Ｄ変換器の変換特性を補正させるようにしたものであ
る。
／デジタル変換装置は、Ａ／Ｄ変換器が出力するデジタ
ル信号をアナログ信号に変換し、かつ上記Ａ／Ｄ変換器
より高い分解能を持つ高分解能Ｄ／Ａ変換器と、該高分
解能Ｄ／Ａ変換器の出力信号を積分する積分回路とを備
え、該積分回路の出力信号を上記Ａ／Ｄ変換器で測定し
て得た各アナログ・デジタル変換特性の相対的な差であ
る校正データに基づき、信号処理回路によって上記Ａ／
Ｄ変換器の変換特性を補正させるようにしたものであ
る。
【００１８】
【作用】請求項１の発明におけるサブレンジアナログ／
デジタル変換装置は、Ｄ／Ａ変換器の出力に積分回路を
付加し、Ｄ／Ａ変換器の出力をゆっくりと変化させるこ
とによって、Ａ／Ｄ変換器およびＤ／Ａ変換器の変換結
果を比較校正し、得られた校正データを用いてＡ／Ｄ変
換器の変換特性の補正を実施することにより、アナログ
信号の連続的な変化に対し、デジタル信号が不連続に変
化することを防止する。
デジタル変換装置は、Ｄ／Ａ変換器の出力に積分回路を
付加し、Ｄ／Ａ変換器の出力をゆっくりと変化させるこ
とによって、Ａ／Ｄ変換器およびＤ／Ａ変換器の変換結
果を比較校正し、得られた校正データを用いてＡ／Ｄ変
換器の変換特性の補正を実施することにより、アナログ
信号の連続的な変化に対し、デジタル信号が不連続に変
化することを防止する。
【００１９】請求項２の発明におけるサブレンジアナロ
グ／デジタル変換装置は、高分解能Ｄ／Ａ変換器１０を
使用することで、Ａ／Ｄ変換器の出力の飽和を防止す
る。
グ／デジタル変換装置は、高分解能Ｄ／Ａ変換器１０を
使用することで、Ａ／Ｄ変換器の出力の飽和を防止す
る。
【００２０】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１はアナログ入力信
号、２はサンプル・ホールド回路、３は減算器、４はス
イッチ、５はＡ／Ｄ変換器、６はデジタル出力信号、７
はデジタル入力信号、８はＤ／Ａ変換器、９は積分回
路、１１は信号処理回路であり、その出力はスイッチ４
を介してＡ／Ｄ変換器５に入力されるように、Ｄ／Ａ変
換器８に接続されている。
ついて説明する。図１において、１はアナログ入力信
号、２はサンプル・ホールド回路、３は減算器、４はス
イッチ、５はＡ／Ｄ変換器、６はデジタル出力信号、７
はデジタル入力信号、８はＤ／Ａ変換器、９は積分回
路、１１は信号処理回路であり、その出力はスイッチ４
を介してＡ／Ｄ変換器５に入力されるように、Ｄ／Ａ変
換器８に接続されている。
【００２１】次に動作について説明する。まず、Ｄ／Ａ
変換器８のデジタル入力信号７を、００→０１→１０→
１１の順に１ＬＳＢずつ増加させる。Ｄ／Ａ変換器８
が、図５の破線で示す変換特性を持つとすると、これに
伴い、Ｄ／Ａ変換器８の出力は、０．６２５Ｖ→０．３
１２５Ｖ→０．４３７５Ｖ→０．６８７５Ｖと変化す
る。積分器９はその出力電圧が入力電圧と等しくなるま
で、Ｄ／Ａ変換器８の出力の電圧変化に比例した速度で
変化する。図２はこのときの積分回路９の出力電圧の時
間変化を示す。
変換器８のデジタル入力信号７を、００→０１→１０→
１１の順に１ＬＳＢずつ増加させる。Ｄ／Ａ変換器８
が、図５の破線で示す変換特性を持つとすると、これに
伴い、Ｄ／Ａ変換器８の出力は、０．６２５Ｖ→０．３
１２５Ｖ→０．４３７５Ｖ→０．６８７５Ｖと変化す
る。積分器９はその出力電圧が入力電圧と等しくなるま
で、Ｄ／Ａ変換器８の出力の電圧変化に比例した速度で
変化する。図２はこのときの積分回路９の出力電圧の時
間変化を示す。
【００２２】デジタル入力信号７が００→０１と変化す
る場合を考えると、積分回路９の出力電圧は、時間Ｔの
間に０．６２５Ｖ→０．３１２５Ｖと一定の速度で変化
する。この電圧をＡ／Ｄ変換器５でデジタル出力信号６
に変換する。
る場合を考えると、積分回路９の出力電圧は、時間Ｔの
間に０．６２５Ｖ→０．３１２５Ｖと一定の速度で変化
する。この電圧をＡ／Ｄ変換器５でデジタル出力信号６
に変換する。
【００２３】また、このデジタル出力信号６は（３／
４）Ｔのタイミングで００から０１に変化する。これに
よってＡ／Ｄ変換器５の００と０１とのしきい値電圧
は、Ｄ／Ａ変換器８の入力００に相当する出力電圧と０
１に相当する出力電圧とを、３／４で比例配分した値で
あることが判る。
４）Ｔのタイミングで００から０１に変化する。これに
よってＡ／Ｄ変換器５の００と０１とのしきい値電圧
は、Ｄ／Ａ変換器８の入力００に相当する出力電圧と０
１に相当する出力電圧とを、３／４で比例配分した値で
あることが判る。
【００２４】そして、他のデジタル入力信号に対しても
同様の測定を行えば、全てのレンジにわたってＡ／Ｄ変
換器５とＤ／Ａ変換器８とのアナログ・デジタル変換特
性の相対的な差を測定することができる。
同様の測定を行えば、全てのレンジにわたってＡ／Ｄ変
換器５とＤ／Ａ変換器８とのアナログ・デジタル変換特
性の相対的な差を測定することができる。
【００２５】また、実際のＡ／Ｄ変換にあたって、事前
にこの差を測定し、メモリに書き込み、その測定結果に
基づき信号処理回路１１によって変換結果を校正すれ
ば、アナログ信号の連続的な変化に対しデジタル信号が
不連続に変化する欠点を防止できる。このように、上記
積分回路９の出力信号をＡ／Ｄ変換器５で変換したアナ
ログ・デジタル変換特性と、そのＡ／Ｄ変換器５からの
デジタル出力信号をＤ／Ａ変換器８で変換したアナログ
・デジタル変換特性との差を校正データとして、上記Ａ
／Ｄ変換器５の変換特性を信号処理回路１１によって補
正することで、デジタル信号を連続的に変化させること
ができる。
にこの差を測定し、メモリに書き込み、その測定結果に
基づき信号処理回路１１によって変換結果を校正すれ
ば、アナログ信号の連続的な変化に対しデジタル信号が
不連続に変化する欠点を防止できる。このように、上記
積分回路９の出力信号をＡ／Ｄ変換器５で変換したアナ
ログ・デジタル変換特性と、そのＡ／Ｄ変換器５からの
デジタル出力信号をＤ／Ａ変換器８で変換したアナログ
・デジタル変換特性との差を校正データとして、上記Ａ
／Ｄ変換器５の変換特性を信号処理回路１１によって補
正することで、デジタル信号を連続的に変化させること
ができる。
【００２６】実施例２．図３はこの発明の他の実施例を
示す。同図において、１０はＡ／Ｄ変換器５よりも分解
能の高い高分解能Ｄ／Ａ変換器である。図１に示す実施
例では、Ｄ／Ａ変換器８の１ＬＳＢ分の電圧ステップ
が、対応するＡ／Ｄ変換器５の１ＬＳＢ分の電圧ステッ
プよりも大きい場合には、サブレンジＡ／Ｄ変換結果の
下位ビットが飽和してしまう。
示す。同図において、１０はＡ／Ｄ変換器５よりも分解
能の高い高分解能Ｄ／Ａ変換器である。図１に示す実施
例では、Ｄ／Ａ変換器８の１ＬＳＢ分の電圧ステップ
が、対応するＡ／Ｄ変換器５の１ＬＳＢ分の電圧ステッ
プよりも大きい場合には、サブレンジＡ／Ｄ変換結果の
下位ビットが飽和してしまう。
【００２７】一例として、Ａ／Ｄ変換器５、Ｄ／Ａ変換
器８の分解能が共に２ビットで、Ａ／Ｄ変換器５が理想
的な変換特性を持ち、Ｄ／Ａ変換器８がデジタル入力信
号００，０１に対するアナログ出力電圧がそれぞれ−
０．０５Ｖ，０．２５Ｖである変換特性を持つ場合を考
える。
器８の分解能が共に２ビットで、Ａ／Ｄ変換器５が理想
的な変換特性を持ち、Ｄ／Ａ変換器８がデジタル入力信
号００，０１に対するアナログ出力電圧がそれぞれ−
０．０５Ｖ，０．２５Ｖである変換特性を持つ場合を考
える。
【００２８】アナログ入力信号が０Ｖ〜０．２０Ｖの範
囲ではサブレンジＡ／Ｄ変換は飽和することなく実施で
きるが、０．２０〜０．２５Ｖの範囲では減算器３の出
力がＡ／Ｄ変換器５の入力範囲を逸脱し、その結果Ａ／
Ｄ変換器５の出力は飽和してしまう。そこで、Ｄ／Ａ変
換器８の代わりに高分解能Ｄ／Ａ変換器１０を使用する
と、例えば、高分解能Ｄ／Ａ変換器１０の出力電圧をデ
ジタル入力信号００と０１との中間の電圧、例えば０．
１０Ｖに設定することによって、Ａ／Ｄ変換器５の出力
の飽和を防止することができる。
囲ではサブレンジＡ／Ｄ変換は飽和することなく実施で
きるが、０．２０〜０．２５Ｖの範囲では減算器３の出
力がＡ／Ｄ変換器５の入力範囲を逸脱し、その結果Ａ／
Ｄ変換器５の出力は飽和してしまう。そこで、Ｄ／Ａ変
換器８の代わりに高分解能Ｄ／Ａ変換器１０を使用する
と、例えば、高分解能Ｄ／Ａ変換器１０の出力電圧をデ
ジタル入力信号００と０１との中間の電圧、例えば０．
１０Ｖに設定することによって、Ａ／Ｄ変換器５の出力
の飽和を防止することができる。
【００２９】
【発明の効果】以上のように、請求項１の発明によれ
ば、Ａ／Ｄ変換器が出力するデジタル信号をアナログ信
号に変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力信
号を積分する積分回路とを備え、該積分回路の出力信号
を上記Ａ／Ｄ変換器で測定して得た各アナログ・デジタ
ル変換特性の相対的な差である校正データに基づき、信
号処理回路によって上記Ａ／Ｄ変換器の変換特性を補正
させるように構成したので、アナログ入力信号の連続的
な変化に対し、Ａ／Ｄ変換器からのデジタル信号が不連
続に変化するのを防止できるものが得られる効果があ
る。
ば、Ａ／Ｄ変換器が出力するデジタル信号をアナログ信
号に変換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力信
号を積分する積分回路とを備え、該積分回路の出力信号
を上記Ａ／Ｄ変換器で測定して得た各アナログ・デジタ
ル変換特性の相対的な差である校正データに基づき、信
号処理回路によって上記Ａ／Ｄ変換器の変換特性を補正
させるように構成したので、アナログ入力信号の連続的
な変化に対し、Ａ／Ｄ変換器からのデジタル信号が不連
続に変化するのを防止できるものが得られる効果があ
る。
【００３０】また、請求項２の発明によれば、Ａ／Ｄ変
換器が出力するデジタル信号を、そのＡ／Ｄ変換器より
分解能の高い高分解能Ｄ／Ａ変換器によりアナログ信号
に変換するように構成したので、上記Ａ／Ｄ変換器の出
力の飽和を防止できるものが得られる効果がある。
換器が出力するデジタル信号を、そのＡ／Ｄ変換器より
分解能の高い高分解能Ｄ／Ａ変換器によりアナログ信号
に変換するように構成したので、上記Ａ／Ｄ変換器の出
力の飽和を防止できるものが得られる効果がある。
【図１】請求項１の発明の一実施例によるサブレンジア
ナログ／デジタル変換装置を示すブロック図である。
ナログ／デジタル変換装置を示すブロック図である。
【図２】図１におけるＡ／Ｄ変換器の動作を示す時間−
積分器の出力電圧特性図である。
積分器の出力電圧特性図である。
【図３】請求項２の発明の一実施例によるサブレンジア
ナログ／デジタル変換装置を示すブロック図である。
ナログ／デジタル変換装置を示すブロック図である。
【図４】従来のサブレンジアナログ／デジタル変換装置
を示すブロック図である。
を示すブロック図である。
【図５】図４におけるアナログ信号とデジタル信号との
関係を示す説明図である。
関係を示す説明図である。
【図６】従来のサブレンジアナログ／デジタル変換装置
の変換特性を示す説明図である。
の変換特性を示す説明図である。
３ 減算器 ４ スイッチ ５ Ａ／Ｄ変換器（アナログ／デジタル変換器） ８ Ｄ／Ａ変換器（デジタル／アナログ変換器） ９ 積分回路 １０ 高分解能Ｄ／Ａ変換器（高分解能デジタル／アナ
ログ変換器） １１ 信号処理回路
ログ変換器） １１ 信号処理回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】ところで、従来のサブレンジアナログ／デ
ジタル変換装置は以上のように構成されており、Ａ／Ｄ
変換器５とＤ／Ａ変換器８がともに、Ａ／Ｄ変換器５の
分解能の二乗に相当する精度を持っていれば問題はない
が、巷間に流通せるＡ／Ｄ変換器５およびＤ／Ａ変換器
８の多くは１／２最下位デジット（以下、ＬＳＢとい
う）程度の精度しか持っていない。
ジタル変換装置は以上のように構成されており、Ａ／Ｄ
変換器５とＤ／Ａ変換器８がともに、Ａ／Ｄ変換器５の
分解能の二乗に相当する精度を持っていれば問題はない
が、巷間に流通せるＡ／Ｄ変換器５およびＤ／Ａ変換器
８の多くは１／２最下位デジット（以下、ＬＳＢとい
う）程度の精度しか持っていない。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】これを実例について説明する。説明を容易
にするためにＡ／Ｄ変換器５、Ｄ／Ａ変換器８の分解能
のビット数を共に２ビットとし、アナログ信号のフルス
ケールを１Ｖとする。この場合の１ＬＳＢは、１Ｖ×１
／２2 ＝０．２５Ｖである。両変換器５，８のアナログ
信号とデジタル信号との関係を図５に示す。
にするためにＡ／Ｄ変換器５、Ｄ／Ａ変換器８の分解能
のビット数を共に２ビットとし、アナログ信号のフルス
ケールを１Ｖとする。この場合の１ＬＳＢは、１Ｖ×１
／２2 ＝０．２５Ｖである。両変換器５，８のアナログ
信号とデジタル信号との関係を図５に示す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】いま、アナログ入力信号１が０．２Ｖの場
合を考える。このサブレンジＡ／Ｄ変換器の分解能は２
＋２＝４ビットである。変換を正しく行えば、デジタル
信号は００１１である。最初、アナログ入力信号１はサ
ンプル・ホールド回路２、スイッチ４を介してＡ／Ｄ変
換器５で変換され、上位２ビットとして００が得られ
る。
合を考える。このサブレンジＡ／Ｄ変換器の分解能は２
＋２＝４ビットである。変換を正しく行えば、デジタル
信号は００１１である。最初、アナログ入力信号１はサ
ンプル・ホールド回路２、スイッチ４を介してＡ／Ｄ変
換器５で変換され、上位２ビットとして００が得られ
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１はアナログ入力信
号、２はサンプル・ホールド回路、３は減算器、４はス
イッチ、５はＡ／Ｄ変換器、６はデジタル出力信号、７
はデジタル入力信号、８はＤ／Ａ変換器、９は積分回
路、１１は信号処理回路であり、サンプル・ホールド回
路２、減算器３、積分回路９の３つの出力信号をスイッ
チ４により選択してＡ／Ｄ変換器５に入力する。
ついて説明する。図１において、１はアナログ入力信
号、２はサンプル・ホールド回路、３は減算器、４はス
イッチ、５はＡ／Ｄ変換器、６はデジタル出力信号、７
はデジタル入力信号、８はＤ／Ａ変換器、９は積分回
路、１１は信号処理回路であり、サンプル・ホールド回
路２、減算器３、積分回路９の３つの出力信号をスイッ
チ４により選択してＡ／Ｄ変換器５に入力する。
Claims (2)
- 【請求項１】 アナログ入力信号をデジタル信号に変換
するアナログ／デジタル変換器と、該アナログ／デジタ
ル変換器が出力するデジタル信号をアナログ信号に変換
するデジタル／アナログ変換器と、該デジタル／アナロ
グ変換器の出力信号を積分する積分回路と、アナログ入
力信号とデジタル／アナログ変換器の出力信号との差を
検出する減算器と、該積分回路の出力信号の上記アナロ
グ／デジタル変換器および上記デジタル／アナログ変換
器による各アナログ・デジタル変換特性の相対的な差を
測定して得た校正データに基づき、上記アナログ／デジ
タル変換器の変換特性を補正する信号処理回路と、上記
アナログ入力信号、上記減算器の出力信号および上記積
分回路の出力信号のいずれかを選択して、上記アナログ
／デジタル変換器に入力するスイッチとを備えたサブレ
ンジアナログ／デジタル変換装置。 - 【請求項２】 アナログ入力信号をデジタル信号に変換
するアナログ／デジタル変換器と、該アナログ／デジタ
ル変換器が出力するデジタル信号をアナログ信号に変換
し、かつ上記アナログ／デジタル変換器より高い分解能
を持つ高分解能デジタル／アナログ変換器と、該高分解
能デジタル／アナログ変換器の出力信号を積分する積分
回路と、アナログ入力信号とデジタル／アナログ変換器
の出力信号との差を検出する減算器と、該積分回路の出
力信号の上記アナログ／デジタル変換器および上記高分
解能デジタル／アナログ変換器による各アナログ・デジ
タル変換特性の相対的な差を測定して得た校正データに
基づき、上記アナログ／デジタル変換器の変換特性を補
正する信号処理回路と、上記アナログ入力信号、上記減
算器の出力信号および上記積分回路の出力信号のいずれ
かを選択して、上記アナログ／デジタル変換器に入力す
るスイッチとを備えたサブレンジアナログ／デジタル変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1710193A JPH06204869A (ja) | 1993-01-07 | 1993-01-07 | サブレンジアナログ／デジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1710193A JPH06204869A (ja) | 1993-01-07 | 1993-01-07 | サブレンジアナログ／デジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204869A true JPH06204869A (ja) | 1994-07-22 |
Family
ID=11934627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1710193A Pending JPH06204869A (ja) | 1993-01-07 | 1993-01-07 | サブレンジアナログ／デジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204869A (ja) |
-
1993
- 1993-01-07 JP JP1710193A patent/JPH06204869A/ja active Pending
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