JPH06204797A - サンプリング・レート変換装置 - Google Patents

サンプリング・レート変換装置

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JPH06204797A
JPH06204797A JP5275026A JP27502693A JPH06204797A JP H06204797 A JPH06204797 A JP H06204797A JP 5275026 A JP5275026 A JP 5275026A JP 27502693 A JP27502693 A JP 27502693A JP H06204797 A JPH06204797 A JP H06204797A
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JP5275026A
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Ajay K Luthra
アジャ・ケイ・ルスラ
Ganesh Rajan
ガネシュ・ラジャン
Ronald Alspaugh
ロナルド・アルスパーグ
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Grass Valley Group Inc
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Abstract

(57)【要約】 【目的】 サンプリング・レート変換装置において、内
挿法による多相フィルタを用いてフィルタ係数に必要な
メモリを大幅に減らす。 【構成】 １対の多相フィルタ２０、３０は、入力サン
プリング・レートのデジタル信号を入力端に夫々受ける
が、一方の多相フィルタの位相選択を他方の多相フィル
タから１だけオフセットしている。補間器４０は、これ
ら多相フィルタの出力信号間を補間して、出力サンプリ
ング・レートのデジタル信号を発生する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、サンプリング・レート
変換装置、特に、内挿法による多相（polyphase ）フィ
ルタを用いて、非常に多くの副位相（subphase）を有す
る変換に必要なメモリを減らせるサンプリング・レート
変換装置に関する。
【０００２】
【従来の技術】多くのアプリケーションにおいて、デジ
タル化した信号を、異なる装置が必要とする信号のフォ
ーマットに応じて、あるサンプリング・レートから別の
サンプリング・レートに変換することが望ましい場合が
ある。サンプリングされた本来の時点とは異なる時点で
の信号のデータ値を計算する多相フィルタを用いる場
合、所望のサンプル副位相の各々に対して単一のフィル
タが必要になる。
【０００３】
【発明が解決しようとする課題】例えば、所望の出力サ
ンプリング・レートと入力サンプリング・レートとの比
を、３３／３５の如く小さな整数の比で表す場合、一方
のレートに関連して、他方のレートの間には３３（又は
３５）個の副位相がある。各副位相は、メモリに蓄積さ
れた１組の、即ち、総数３３個のフィルタ係数を必要と
する。ビデオ標準のＤ２ＰＡＬをＤ１ＰＡＬに変換する
ようなサンプリング・レート変換アプリケーションにお
いては、変換を正確に行うのに必要な副位相の数は、７
０９、０００個以上である。これは、仮え不可能でない
としても、上述の変換器モデルを使用するという問題、
即ち、７０９、０００個以上のフィルタと同じ数だけの
フィルタ係数の組が必要になるという重大な問題があ
る。
【０００４】そこで、サンプリング・レート間の比を大
きな整数の比で表し、各位相用のフィルタを必要とせず
に正確な変換を行う多相フィルタを用いたサンプリング
・レート変換装置が望まれている。
【０００５】したがって、本発明の目的は、内挿法によ
る多相フィルタを用いて、フィルタ係数に必要なメモリ
を大幅に減らしたサンプリング・レート変換装置の提供
にある。
【０００６】
【課題を解決するための手段】本発明によれば、１対の
多相フィルタの入力端は、共通の入力信号源に結合さ
れ、一方の多相フィルタが、他方の多相フィルタからの
１個の副位相だけオフセットされて駆動される。これら
多相フィルタの出力信号は、線形補間器の入力信号とな
る。この線形補間器の分解能は、多相フィルタの分解能
によって乗算する際に、このシステム全体の分解能要求
に合う程度に充分なものである。
【０００７】本発明のその他の目的、利点及び新規な特
徴は、添付図を参照した以下の説明より明らかになろ
う。
【０００８】
【実施例】図１は、本発明によるサンプリング・レート
変換装置１０を示す。同じ設計の２個の多相フィルタ２
０及び３０の各々は、Ｎ位相である。第１サンプリング
・レートでサンプリングされた入力データを、多相フィ
ルタ２０及び３０の両方に入力する。制御器（図示せ
ず）からの粗調位相コマンドを、一方の多相フィルタ３
０の位相選択端子に入力する。加算器２５で１だけ増分
された同じ粗調位相コマンドを他方の多相フィルタ２０
の位相選択端子に入力する。多相フィルタ２０及び３０
からの出力信号を線形補間器４０の入力端Ａ及びＢに夫
々入力する。制御器からの微調位相コマンドを補間器４
０の制御端子Ｚに入力する。第２サンプリング・レート
の出力データ信号は、補間器４０の出力端子Ｃに発生す
る。この出力データ信号は、次式のようになる。 Ｃ＝Ｚ＊Ａ＋（１−Ｚ）＊Ｂ なお、なお、Ａ、Ｂ、Ｃ及びＺは夫々の端子の信号を表
し、＊は乗算を意味する。また、Ｚは、０及び１の間の
Ｍステップを有する。出力データ信号の結果としての分
解能は、多相フィルタ２０、３０の位相数Ｎと、微調コ
マンド信号のステップ数Ｍとの積である。すなわち、こ
の分解能は、Ｎ＊Ｍである。線形補間器４０は、多相フ
ィルタ２０及び３０の位相の間で等間隔の副位相を発生
する。
【０００９】本発明によるサンプリング・レート変換装
置を用いるデコーダ５０の一例を図２に示す。このデコ
ーダ５０を用いて、Ｄ２ＰＡＬフォーマットのデジタル
複合ビデオ信号をＤ１ＰＡＬフォーマットのデジタル複
合ビデオ信号に変換する。１７７Ｍ（メガ）ビット・サ
ンプリング・レートのＤ２入力信号を非直列化（直列並
列変換）回路５２に入力して、１７．７ＭＨｚクロック
・レートの１０ビット・データ・ワードの並列データの
流れに変換する。この並列データの流れをデコーダ回路
５４に入力して、ルミナンス（輝度）用のＹ成分データ
の流れと、クロミナンス（色）用のＣ成分（インタリー
ブされている）データの流れとを発生する。これらＹ及
びＣデータの流れをレート変換器回路５６に入力して、
本発明により、２７ＭＨｚのＤ１データ・レートに変換
する。このＤ１並列データを直列化（並列直列変換）回
路５８に入力して、２７０Ｍビット・サンプリング・レ
ートのＥＢＵ３２６７Ｅ標準の直列データに変換する。
【００１０】レート変換器回路５６の詳細を図３に示
す。なお、この図において、図示した周波数は、Ｄ２Ｐ
ＡＬからＤ１ＰＡＬへの変換を示す。デコードされたＹ
及びＣデータ信号は、夫々アンチエリアス・フィルタ６
０及び６２を介して、サンプリング・レート変換装置１
０及び１０’内の多相フィルタ２０、３０及び２０’、
３０’にクロックされる（クロック毎に入力される）。
シーケンス及び制御器６５は、各多相フィルタにフィル
タ係数値を供給するが、この係数は、現在の位相及び次
ぎの位相に必要な係数に対応すると共に、図１に示す加
算器２５の作用も行っている。（なお、図３では、シー
ケンス及び制御器６５から各回路に共通に信号線が接続
されているが、実際には、各回路毎に信号が供給される
点に留意されたい。）多相フィルタ２０、３０、２０’
及び３０’の出力信号を、線形補間器４０及び４０’に
入力する。これら補間器４０及び４０’の出力信号は、
ＦＩＦＯ（ファースト・イン・ファースト・アウト）バ
ッファ（デシメータＦＩＦＯ）６４及び６６に夫々入力
する。これらＦＩＦＯバッファは、３番目又は４番目毎
のサンプルを効果的にドロップして（間引いて）、所望
の出力周波数を発生する。ＦＩＦＯバッファ６４及び６
６は、この実施例において、出力サンプリング・レー
ト、即ち、１３．５ＭＨｚにて、補間器４０及び４０’
からの並列出力をサンプリングして、１ライン当たり１
１３５個のサンプルを１ライン当たり８６４個のクロマ
（クロミナンス）サンプル及びルミナンス・サンプルの
組み合わせに間引く。フォーマット・マルチプレクサ
（ＭＵＸ）回路６８は、出力Ｙデータ及び出力Ｃデータ
の流れを組み合わせて、所望の出力信号を発生する。
【００１１】Ｙデータの流れ用デシメータＦＩＦＯ６４
の詳細を図４に示す。ＰＡＬでは副搬送波周波数のフレ
ーム毎のオフセットが１Ｈｚなので、ＰＡＬサンプルが
直交グリッド上にないため、合理的な共通サンプリング
・レートの倍数がない。したがって、デシメータＦＩＦ
Ｏ６４は、多くの出力位相を必要とする。所望の精度を
得るために、２個のＦＩＲ（有限インパルス応答）フィ
ルタ７０Ｙ及び７２Ｙを用いる。これらフィルタの各々
は、１０個のタップと異なる係数値を有する。ＦＩＲフ
ィルタ７１Ｙ及び７２Ｙの出力信号を、６４ステップの
線形補間器７４Ｙに入力する。ディザーを補間器７４Ｙ
に適用して、この補間器が本来発生する出力信号よりも
少ないビットの出力信号を発生して、量子化直線制御を
改善してもよい。この出力を４ｆsc入力レート（ｆscは
副搬送波周波数）で計算し、３個目又は４個目のクロッ
ク毎に１サンプルをドロップして（間引いて）、平均出
力サンプリング・レートを発生する。補間器７４Ｙの出
力信号は、ＦＩＦＯである蓄積バッファ７６Ｙに入力す
る。この蓄積バッファは、出力サンプリング・レートｆ
o でデータ出力を読み取る。このＦＩＦＯ７６を用い
て、適切な出力サンプリング・レートのための時間補正
を行う。
【００１２】同様に図５に示す如く、クロマ・データの
流れ用デシメータ６６は、ＦＩＲフィルタ７０Ｃ、７２
Ｃ、線形補間器７４Ｃ及び出力ＦＩＦＯ７６Ｃを含んで
おり、これらは、ルミナンス・データの流れ用デシメー
タ６４と同様に動作する。シーケンス調整回路７８を補
間器７４Ｃ及びＦＩＦＯバッファ７６Ｃの間に挿入す
る。このシーケンス調整回路７８は、入力バイアス信号
に応じて、Ｕ及びＶ成分間のどのクロマ値を捨てるかを
決める。この状態を図５の右下に示す。
【００１３】
【発明の効果】上述の如く、本発明のサンプリング・レ
ート変換装置によれば、内挿法による多相フィルタを用
いて、非常に多くの副位相を有するデジタル・データ・
フォーマット間での変換に変換に必要なメモリを減らす
ことができる。
【図面の簡単な説明】
【図１】本発明によるサンプリング・レート変換装置の
概略的な構成を示すブロック図である。
【図２】本発明によるサンプリング・レート変換装置を
用いるデコーダのブロック図である。
【図３】図２のデコーダ用の本発明によるサンプリング
・レート変換装置のブロック図である。
【図４】図２のデコーダ用の本発明によるルミナンス・
サンプリング・レート変換装置のブロック図である。
【図５】図２のデコーダ用の本発明によるクロマ・サン
プリング・レート変換装置のブロック図である。 ２０、３０ 多相フィルタ ４０ 補間手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガネシュ・ラジャン アメリカ合衆国 オレゴン州 97124ヒル スボロ ワンハンドレッドエイティーエイ トス エヌ・ダブリュー 2323 (72)発明者 ロナルド・アルスパーグ アメリカ合衆国 カリフォルニア州 95945グラス・バレー ペン・ロード 14535

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 デジタル信号を入力サンプリング・レー
    トから出力サンプリング・レートに変換する装置であっ
    て、 入力サンプリング・レートで入力端に上記デジタル信号
    を夫々受ける１対の多相フィルタと、 該１対の多相フィルタの出力信号間を補間して、出力サ
    ンプリング・レートでデジタル信号を発生する補間手段
    とを具え、 一方の多相フィルタの位相選択を他方の多相フィルタか
    ら１だけオフセットするサンプリング・レート変換装
    置。
  2. 【請求項２】 上記補間手段の出力信号を間引いて、出
    力サンプリング・レートでのデジタル信号におけるサン
    プル数を減少させる手段を更に具えた請求項１のサンプ
    リング・レート変換装置。
JP5275026A 1992-10-23 1993-10-06 サンプリング・レート変換装置 Pending JPH06204797A (ja)

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US07/965,813 1992-10-23
US07/965,813 US5274372A (en) 1992-10-23 1992-10-23 Sampling rate conversion using polyphase filters with interpolation

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JPH06204797A true JPH06204797A (ja) 1994-07-22

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