JPH06204767A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPH06204767A JPH06204767A JP34809092A JP34809092A JPH06204767A JP H06204767 A JPH06204767 A JP H06204767A JP 34809092 A JP34809092 A JP 34809092A JP 34809092 A JP34809092 A JP 34809092A JP H06204767 A JPH06204767 A JP H06204767A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- gain control
- automatic gain
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 入力信号が変化しても、出力信号が変化せず
に一定な自動利得制御回路を提供する。 【構成】 クランプ回路３と、アナログ・ディジタル
（Ａ／Ｄ）変換回路８と、基準電圧発生回路９と、映像
信号レベル検出回路１０とで自動利得制御回路を構成
し、クランプ回路３によりクランプされた外部からの入
力信号の変化を映像信号レベル検出回路１０で検出し、
その信号に応じてＡ／Ｄ変換回路８の基準電圧幅を変換
させることでＡ／Ｄ変換回路８をつねにフルビット使用
し、ビット数を増加することなく利得制御する。
に一定な自動利得制御回路を提供する。 【構成】 クランプ回路３と、アナログ・ディジタル
（Ａ／Ｄ）変換回路８と、基準電圧発生回路９と、映像
信号レベル検出回路１０とで自動利得制御回路を構成
し、クランプ回路３によりクランプされた外部からの入
力信号の変化を映像信号レベル検出回路１０で検出し、
その信号に応じてＡ／Ｄ変換回路８の基準電圧幅を変換
させることでＡ／Ｄ変換回路８をつねにフルビット使用
し、ビット数を増加することなく利得制御する。
Description
【０００１】
【産業上の利用分野】本発明は、入力映像信号のレベル
の変化に対し、出力映像信号レベルを一定に保つ撮像装
置の自動利得制御（ＡＧＣ）回路に関するものである。
の変化に対し、出力映像信号レベルを一定に保つ撮像装
置の自動利得制御（ＡＧＣ）回路に関するものである。
【０００２】
【従来の技術】近年、ＣＣＤ撮像素子の急速な進歩に伴
い、その応用機器は民生用ビデオムービーをはじめ、防
犯用監視用カメラや産業用カメラなどさまざまな分野に
急速に普及してきている。その内部の電子回路において
も、従来のアナログ方式の信号処理方式からディジタル
方式の信号処理方式を用いた撮像装置が主流になってき
ている。
い、その応用機器は民生用ビデオムービーをはじめ、防
犯用監視用カメラや産業用カメラなどさまざまな分野に
急速に普及してきている。その内部の電子回路において
も、従来のアナログ方式の信号処理方式からディジタル
方式の信号処理方式を用いた撮像装置が主流になってき
ている。
【０００３】その中でもビデオムービーや監視カメラな
ど夜間や暗所での使用が多くなり、暗くても映る高感度
の撮像装置が強く要望されるようになってきており、Ａ
ＧＣ機能が非常に重要になっている。
ど夜間や暗所での使用が多くなり、暗くても映る高感度
の撮像装置が強く要望されるようになってきており、Ａ
ＧＣ機能が非常に重要になっている。
【０００４】従来、ディジタル方式の信号処理では、Ａ
ＧＣの利得を大きくしていくと、内部のビット数に対し
てアナログ・ディジタル変換回路（Ａ／Ｄ変換回路）の
ビット数が必然的に大きくなり、信号処理に高解像度を
要求される映像信号においては技術的、コスト的に問題
であった。そのため、アナログ方式信号処理では勿論、
ディジタル方式信号処理の撮像装置においても、自動利
得制御回路はアナログ方式で行なっているものが多い。
ＧＣの利得を大きくしていくと、内部のビット数に対し
てアナログ・ディジタル変換回路（Ａ／Ｄ変換回路）の
ビット数が必然的に大きくなり、信号処理に高解像度を
要求される映像信号においては技術的、コスト的に問題
であった。そのため、アナログ方式信号処理では勿論、
ディジタル方式信号処理の撮像装置においても、自動利
得制御回路はアナログ方式で行なっているものが多い。
【０００５】以下、従来のディジタル方式の自動利得制
御回路について説明する。図２は、従来の撮像装置の自
動利得制御回路のブロック図である。
御回路について説明する。図２は、従来の撮像装置の自
動利得制御回路のブロック図である。
【０００６】図２に示すように、従来の撮像装置の自動
利得制御回路は、ＣＣＤ撮像素子１、前記ＣＣＤ撮像素
子１の出力信号を相関二重サンプリングによりノイズを
除去するＣＤＳ回路２、クランプ回路３、アナログ信号
をディジタル信号に変換するＡ／Ｄ変換回路４、基準電
圧発生回路５、前記Ａ／Ｄ変換回路４の出力信号から必
要なビットを抜き出すビット切換回路６、および、出力
信号からビット切換信号を検出する切換信号検出回路７
で構成されている。
利得制御回路は、ＣＣＤ撮像素子１、前記ＣＣＤ撮像素
子１の出力信号を相関二重サンプリングによりノイズを
除去するＣＤＳ回路２、クランプ回路３、アナログ信号
をディジタル信号に変換するＡ／Ｄ変換回路４、基準電
圧発生回路５、前記Ａ／Ｄ変換回路４の出力信号から必
要なビットを抜き出すビット切換回路６、および、出力
信号からビット切換信号を検出する切換信号検出回路７
で構成されている。
【０００７】通常、ＣＣＤ撮像素子１から出力された映
像信号は、ＣＤＳ回路２において、相関二重サンプリン
グによりノイズ成分が除去され、クランプ回路３でクラ
ンプされた後Ａ／Ｄ変換回路４に入力される。Ａ／Ｄ変
換回路４では基準電圧発生回路５からの上限，下限二つ
の基準電圧で定められた範囲の入力信号がディジタル信
号に変換される。通常クランプ回路３では下限側基準電
圧に映像信号の黒レベルをクランプしている。
像信号は、ＣＤＳ回路２において、相関二重サンプリン
グによりノイズ成分が除去され、クランプ回路３でクラ
ンプされた後Ａ／Ｄ変換回路４に入力される。Ａ／Ｄ変
換回路４では基準電圧発生回路５からの上限，下限二つ
の基準電圧で定められた範囲の入力信号がディジタル信
号に変換される。通常クランプ回路３では下限側基準電
圧に映像信号の黒レベルをクランプしている。
【０００８】今、信号処理のための映像信号が８ビッ
ト、ＡＧＣの利得が＋１２ｄＢ必要であるとすると、Ａ
／Ｄ変換回路４のビット数は２ビット多い１０ビット必
要となる。この１０ビットのディジタルの出力信号がビ
ット切換回路６で、入力信号の増減に応じて切換信号検
出回路７で検出された切換信号によって出力信号が一定
となるようにビットがシフトされ、出力信号が８ビット
一定に保持される。つまり、標準状態の時、ＭＳＢ側８
ビットが出力され、入力が標準の１／４になると２ビッ
ト下位にシフトしてＬＳＢ側８ビットが出力され、８ビ
ットの出力信号は一定に保たれて、自動利得制御回路を
実現している。以後、この８ビットの信号が信号処理回
路に送られて種々処理された後、映像信号として出力さ
れる。
ト、ＡＧＣの利得が＋１２ｄＢ必要であるとすると、Ａ
／Ｄ変換回路４のビット数は２ビット多い１０ビット必
要となる。この１０ビットのディジタルの出力信号がビ
ット切換回路６で、入力信号の増減に応じて切換信号検
出回路７で検出された切換信号によって出力信号が一定
となるようにビットがシフトされ、出力信号が８ビット
一定に保持される。つまり、標準状態の時、ＭＳＢ側８
ビットが出力され、入力が標準の１／４になると２ビッ
ト下位にシフトしてＬＳＢ側８ビットが出力され、８ビ
ットの出力信号は一定に保たれて、自動利得制御回路を
実現している。以後、この８ビットの信号が信号処理回
路に送られて種々処理された後、映像信号として出力さ
れる。
【０００９】
【発明が解決しようとする課題】しかしながら前記従来
の撮像装置の自動利得制御回路では、ＡＧＣ範囲を広く
するとＡ／Ｄ変換回路４のビット数を増加しなければな
らず、映像信号などの高解像な情報が必要な場合にはビ
ット数が非常に大きくなり、技術面，コスト面で問題で
あった。
の撮像装置の自動利得制御回路では、ＡＧＣ範囲を広く
するとＡ／Ｄ変換回路４のビット数を増加しなければな
らず、映像信号などの高解像な情報が必要な場合にはビ
ット数が非常に大きくなり、技術面，コスト面で問題で
あった。
【００１０】本発明は前記従来の問題点を解決するもの
で、Ａ／Ｄ変換回路のビット数を増大することなくディ
ジタル方式の自動利得制御回路を実現することを目的と
する。
で、Ａ／Ｄ変換回路のビット数を増大することなくディ
ジタル方式の自動利得制御回路を実現することを目的と
する。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、本発明にかかる撮像装置の自動利得制御回路は、以
下のような構成を有している。すなわち、入力信号の基
準となる第一の基準電圧発生回路と、入力アナログ信号
の振幅を検出する信号検出回路と、前記信号検出回路の
出力信号と第一の基準電圧とを演算する演算回路と、前
記入力信号をＡ／Ｄ変換する複数個の基準電圧を持つＡ
／Ｄ変換回路とを有し、前記Ａ／Ｄ変換回路の基準電圧
幅を入力される映像信号に連動して変化させる構成とし
た。
に、本発明にかかる撮像装置の自動利得制御回路は、以
下のような構成を有している。すなわち、入力信号の基
準となる第一の基準電圧発生回路と、入力アナログ信号
の振幅を検出する信号検出回路と、前記信号検出回路の
出力信号と第一の基準電圧とを演算する演算回路と、前
記入力信号をＡ／Ｄ変換する複数個の基準電圧を持つＡ
／Ｄ変換回路とを有し、前記Ａ／Ｄ変換回路の基準電圧
幅を入力される映像信号に連動して変化させる構成とし
た。
【００１２】
【作用】前記構成により本発明に係る自動利得制御回路
は、ディジタル方式の自動利得制御回路がＡ／Ｄ変換回
路のビット数を増加することなく実現され、ＣＣＤビデ
オカメラ等の撮像装置に用いて非常に有効となる。
は、ディジタル方式の自動利得制御回路がＡ／Ｄ変換回
路のビット数を増加することなく実現され、ＣＣＤビデ
オカメラ等の撮像装置に用いて非常に有効となる。
【００１３】
【実施例】以下、本発明の一実施例の撮像装置の自動利
得制御回路について、図１を参照しながら説明する。
得制御回路について、図１を参照しながら説明する。
【００１４】図１において、１はＣＣＤ撮像素子、２は
ＣＤＳ回路、３はクランプ回路、８はＡ／Ｄ変換する入
力信号幅を決定する基準電圧が制御可能で分解能が８ビ
ットのＡ／Ｄ変換回路、９は前記クランプ回路３および
前記Ａ／Ｄ変換回路８用の基準電圧発生回路、１０は映
像信号レベル検出回路であり、クランプ回路３、Ａ／Ｄ
変換回路８、基準電圧発生回路９、および映像信号レベ
ル検出回路１０で自動利得制御回路を構成している。
ＣＤＳ回路、３はクランプ回路、８はＡ／Ｄ変換する入
力信号幅を決定する基準電圧が制御可能で分解能が８ビ
ットのＡ／Ｄ変換回路、９は前記クランプ回路３および
前記Ａ／Ｄ変換回路８用の基準電圧発生回路、１０は映
像信号レベル検出回路であり、クランプ回路３、Ａ／Ｄ
変換回路８、基準電圧発生回路９、および映像信号レベ
ル検出回路１０で自動利得制御回路を構成している。
【００１５】まず、標準状態において、ＣＣＤ撮像素子
１から出力された映像信号は、ＣＤＳ回路２で相関二重
サンプリングによりノイズを除去された後、クランプ回
路３に入力される。クランプ回路３において、映像信号
の黒レベルが、基準電圧発生回路９において発生された
低圧側（下限）の基準電圧にクランプされる。本実施例
では、この基準電圧、つまりクランプレベルを直流（Ｄ
Ｃ）０Ｖに設定し、黒レベルを０Ｖに固定しておく。ク
ランプされた映像信号は、映像信号レベル検出回路１０
に入力されて、映像信号のレベルが検出されるが、ここ
では映像信号の最高値（ピーク値）が検出されるように
設定してある。この検出された映像信号レベルが、基準
電圧発生回路９から出力される基準電圧とともに、Ａ／
Ｄ変換回路８の上限，下限二つの基準電圧として入力さ
れる。
１から出力された映像信号は、ＣＤＳ回路２で相関二重
サンプリングによりノイズを除去された後、クランプ回
路３に入力される。クランプ回路３において、映像信号
の黒レベルが、基準電圧発生回路９において発生された
低圧側（下限）の基準電圧にクランプされる。本実施例
では、この基準電圧、つまりクランプレベルを直流（Ｄ
Ｃ）０Ｖに設定し、黒レベルを０Ｖに固定しておく。ク
ランプされた映像信号は、映像信号レベル検出回路１０
に入力されて、映像信号のレベルが検出されるが、ここ
では映像信号の最高値（ピーク値）が検出されるように
設定してある。この検出された映像信号レベルが、基準
電圧発生回路９から出力される基準電圧とともに、Ａ／
Ｄ変換回路８の上限，下限二つの基準電圧として入力さ
れる。
【００１６】一方、映像信号はクランプ回路３からＡ／
Ｄ変換回路８へ入力されるが、いま、標準状態ではＡ／
Ｄ変換回路８の標準入力振幅として２Ｖになるよう設定
しておく。Ａ／Ｄ変換回路８では、クランプ回路３から
入力された映像信号が、下限を決める基準電圧発生回路
９の基準電圧と、上限を決める映像信号検出レベルとの
間でＡ／Ｄ変換され、映像信号の黒レベルが「００００
００００」（２進数）、最明点が「１１１１１１１１」
（２５５；８ビット）に変換される。
Ｄ変換回路８へ入力されるが、いま、標準状態ではＡ／
Ｄ変換回路８の標準入力振幅として２Ｖになるよう設定
しておく。Ａ／Ｄ変換回路８では、クランプ回路３から
入力された映像信号が、下限を決める基準電圧発生回路
９の基準電圧と、上限を決める映像信号検出レベルとの
間でＡ／Ｄ変換され、映像信号の黒レベルが「００００
００００」（２進数）、最明点が「１１１１１１１１」
（２５５；８ビット）に変換される。
【００１７】今、ＣＣＤ撮像素子１に入射される光量が
標準状態の１／２に減少すると、ＣＤＳ回路２，クラン
プ回路３を経て、Ａ／Ｄ変換回路８へ入力される映像信
号は、標準状態の時の振幅の１／２の約１ＶP-Pに減少
する。通常このままＡ／Ｄ変換回路８の基準電圧を変更
しなければ、最明点は標準時の半分の「０１１１１１１
１」（１２７）となる。
標準状態の１／２に減少すると、ＣＤＳ回路２，クラン
プ回路３を経て、Ａ／Ｄ変換回路８へ入力される映像信
号は、標準状態の時の振幅の１／２の約１ＶP-Pに減少
する。通常このままＡ／Ｄ変換回路８の基準電圧を変更
しなければ、最明点は標準時の半分の「０１１１１１１
１」（１２７）となる。
【００１８】本実施例においては、映像信号レベル検出
回路１０の出力が、入力映像信号の変化に伴って減少
し、映像信号の振幅の約１Ｖとなって、Ａ／Ｄ変換回路
８の基準電圧幅が入力信号振幅と同じに制御されて、黒
レベルが「００００００００」、最明点が「１１１１１
１１１」（８ビット）に変換され、標準状態と同じ出力
が得られる。逆に、入射光量が標準状態の２倍に増加す
ると、Ａ／Ｄ変換回路８へ入力される映像信号は標準状
態の約２倍の４ＶP-Pとなり、基準電圧を変更しなけれ
ば２Ｖ以上の信号はすべて「１１１１１１１１」にクリ
ップされる。本実施例ではＡ／Ｄ変換回路８の基準電圧
が映像信号に伴って変化し、黒レベルから最明点までの
信号がすべてディジタル化される。
回路１０の出力が、入力映像信号の変化に伴って減少
し、映像信号の振幅の約１Ｖとなって、Ａ／Ｄ変換回路
８の基準電圧幅が入力信号振幅と同じに制御されて、黒
レベルが「００００００００」、最明点が「１１１１１
１１１」（８ビット）に変換され、標準状態と同じ出力
が得られる。逆に、入射光量が標準状態の２倍に増加す
ると、Ａ／Ｄ変換回路８へ入力される映像信号は標準状
態の約２倍の４ＶP-Pとなり、基準電圧を変更しなけれ
ば２Ｖ以上の信号はすべて「１１１１１１１１」にクリ
ップされる。本実施例ではＡ／Ｄ変換回路８の基準電圧
が映像信号に伴って変化し、黒レベルから最明点までの
信号がすべてディジタル化される。
【００１９】以上のように、ＣＣＤ撮像素子１の出力が
変化しても、Ａ／Ｄ変換回路８の出力は一定となり、デ
ィジタル信号の自動利得制御回路が実現される。
変化しても、Ａ／Ｄ変換回路８の出力は一定となり、デ
ィジタル信号の自動利得制御回路が実現される。
【００２０】
【発明の効果】本発明によれば、入力される映像信号の
レベルを検出する映像レベル検出回路と、検出されたレ
ベルを基準電圧として映像信号をＡ／Ｄ変換する信号幅
を制御するＡ／Ｄ変換回路を用いることにより、Ａ／Ｄ
変換回路のビット数を増大することなくディジタル方式
の自動利得制御回路を実現することができる。
レベルを検出する映像レベル検出回路と、検出されたレ
ベルを基準電圧として映像信号をＡ／Ｄ変換する信号幅
を制御するＡ／Ｄ変換回路を用いることにより、Ａ／Ｄ
変換回路のビット数を増大することなくディジタル方式
の自動利得制御回路を実現することができる。
【図１】本発明の一実施例における撮像装置の自動利得
制御回路を示すブロック図
制御回路を示すブロック図
【図２】従来の撮像装置の自動利得制御回路を示すブロ
ック図
ック図
１ ＣＣＤ撮像素子 ２ ＣＤＳ回路 ３ クランプ回路 ４ Ａ／Ｄ変換回路 ５ 基準電圧発生回路 ６ ビット切換回路 ７ 切換信号検出回路 ８ Ａ／Ｄ変換回路 ９ 基準電圧発生回路 １０ 映像信号レベル検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋山 修 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (1)
- 【請求項１】入力信号の基準となる第一の基準電圧発生
回路と、入力アナログ信号の振幅を検出する信号検出回
路と、前記信号検出回路の出力信号と第一の基準電圧と
を演算する演算回路と、前記入力信号をアナログ・ディ
ジタル変換する複数個の基準電圧を持つアナログ・ディ
ジタル変換回路とを備えたことを特徴とする自動利得制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34809092A JPH06204767A (ja) | 1992-12-28 | 1992-12-28 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34809092A JPH06204767A (ja) | 1992-12-28 | 1992-12-28 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204767A true JPH06204767A (ja) | 1994-07-22 |
Family
ID=18394674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34809092A Pending JPH06204767A (ja) | 1992-12-28 | 1992-12-28 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0854646A2 (en) * | 1997-01-17 | 1998-07-22 | Samsung Electronics Co., Ltd. | Digital automatic gain control (AGC) circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04120909A (ja) * | 1990-09-12 | 1992-04-21 | Sony Corp | 自動利得制御回路 |
-
1992
- 1992-12-28 JP JP34809092A patent/JPH06204767A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04120909A (ja) * | 1990-09-12 | 1992-04-21 | Sony Corp | 自動利得制御回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0854646A2 (en) * | 1997-01-17 | 1998-07-22 | Samsung Electronics Co., Ltd. | Digital automatic gain control (AGC) circuit |
| EP0854646A3 (en) * | 1997-01-17 | 1999-10-20 | Samsung Electronics Co., Ltd. | Digital automatic gain control (AGC) circuit |
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