JPH06202151A - Thin film transistor array - Google Patents
Thin film transistor arrayInfo
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- JPH06202151A JPH06202151A JP34760592A JP34760592A JPH06202151A JP H06202151 A JPH06202151 A JP H06202151A JP 34760592 A JP34760592 A JP 34760592A JP 34760592 A JP34760592 A JP 34760592A JP H06202151 A JPH06202151 A JP H06202151A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、薄膜トランジスタに接
続された表示電極がマトリックス状に複数配列された液
晶表示素子に用いられる薄膜トランジスタアレイに関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array used in a liquid crystal display device in which a plurality of display electrodes connected to thin film transistors are arranged in a matrix.
【0002】[0002]
【従来の技術】従来、薄膜トランジスタ(以下、TFT
と記す)と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示素子(以下、TFT−LCDと記す)が用いら
れている。このような従来のTFT−LCDとしては、
例えば、特開昭63−85586号公報に開示された液
晶表示素子が知られており、そのTFTアレイの等価回
路を図11に示した。2. Description of the Related Art Conventionally, a thin film transistor (hereinafter referred to as a TFT
(Hereinafter referred to as)) and a display electrode are arranged in a matrix, and an active matrix type liquid crystal display element (hereinafter referred to as TFT-LCD) is used. As such a conventional TFT-LCD,
For example, a liquid crystal display element disclosed in Japanese Patent Laid-Open No. 63-85586 is known, and an equivalent circuit of its TFT array is shown in FIG.
【0003】この図11に示すように、TFTアレイ
は、透明絶縁性基板1上に行方向と列方向に、夫々複数
のアドレス配線2とデータ配線3とが互いに直角に交差
するように配列され、これらのアドレス配線2とデータ
配線3との交差部に夫々ゲート電極がアドレス配線2
と、ドレイン電極がデータ配線3に接続されたTFT4
が複数配列され、そして、このTFT4のソース電極に
接続された表示電極5がマトリックス状に複数配列形成
されている。As shown in FIG. 11, the TFT array is arranged on a transparent insulating substrate 1 in a row direction and a column direction so that a plurality of address wirings 2 and a plurality of data wirings 3 intersect each other at right angles. , The gate electrodes are provided at the intersections of the address wiring 2 and the data wiring 3, respectively.
And the TFT 4 whose drain electrode is connected to the data line 3
Are arrayed, and the display electrodes 5 connected to the source electrodes of the TFTs 4 are arrayed in a matrix.
【0004】その絶縁性透明基板1の表示領域を取り囲
むように短絡配線6が形成されており、この短絡配線6
が前記アドレス配線2及びデータ配線3と絶縁されて交
差するように形成される。そして、この短絡配線6とア
ドレス配線2及びデータ配線3とは、高抵抗素子、ある
いは図12に示すような、非線形な電流−電圧特性を持
つ保護素子7でそれぞれ接続されている。なお、8はア
ドレス配線の端子、9はデータ配線の端子である。Short-circuit wiring 6 is formed so as to surround the display area of the insulating transparent substrate 1, and the short-circuit wiring 6 is formed.
Are formed so as to be insulated from and intersect with the address wiring 2 and the data wiring 3. The short-circuit wiring 6, the address wiring 2 and the data wiring 3 are connected by a high resistance element or a protection element 7 having a non-linear current-voltage characteristic as shown in FIG. Reference numeral 8 is an address wiring terminal, and 9 is a data wiring terminal.
【0005】この従来のTFTアレイでは、その製造工
程中、全てのアドレス配線2とデータ配線3とが前記短
絡配線(ショートリング)6に夫々接続されているた
め、全てのアドレス配線2とデータ配線3の電位が等し
くなり、TFTアレイの製造工程中に発生した静電気
が、電極間で放電することによる絶縁破壊及び短絡等の
不良の発生が抑止されている。In this conventional TFT array, all the address wirings 2 and the data wirings 3 are connected to the short-circuit wirings (short ring) 6 during the manufacturing process, so that all the address wirings 2 and the data wirings are connected. The potentials of 3 become equal, and the occurrence of defects such as dielectric breakdown and short circuit due to discharge between the electrodes by static electricity generated during the manufacturing process of the TFT array is suppressed.
【0006】即ち、アドレス配線の端子8あるいはデー
タ配線の端子9に静電気による高電圧が印加された場
合、保護素子7が導通して注入された電荷をバイパスす
ることにより、画素のTFT4のゲート、ドレイン間に
高電圧が印加されるのを防止して等電位に保ち保護効果
をもたらす。That is, when a high voltage due to static electricity is applied to the terminal 8 of the address wiring or the terminal 9 of the data wiring, the protection element 7 is turned on to bypass the injected charge, thereby the gate of the TFT 4 of the pixel, A high voltage is prevented from being applied between the drains to keep the potentials equipotential, which brings about a protective effect.
【0007】[0007]
【発明が解決しようとする課題】一般に、TFTパネル
に印加される静電気には、長い時間をかけて加えられる
直流的な静電気と、高周波成分を持った急峻なパルスと
して短時間に印加されるパルス的な静電気とがある。直
流的な静電気は、主にプラズマ中に基板を晒している
時、ラビング中等に発生し、一方、パルス的な静電気
は、人のハンドリング(例えば、工程間の移送、検査工
程等)、機械の電気的に浮動している部分(例えば、基
板の搬送ローラー)等に接した時、或いは基板を切断す
る時、ラビングを済ませたローラーが次の基板をラビン
グするために近接した時等に、TFTパネルまたはTF
T液晶セル(対向する基板を接合したもの)に印加され
る。Generally, the static electricity applied to the TFT panel is a direct current static electricity applied over a long time and a pulse applied in a short time as a steep pulse having a high frequency component. Static electricity. Direct current static electricity is generated mainly during rubbing when the substrate is exposed to plasma, while pulse static electricity is generated by human handling (for example, transfer between processes, inspection process, etc.) The TFT may come into contact with an electrically floating part (eg, a substrate transfer roller), when the substrate is cut, or when the rubbing roller comes close to the next substrate for rubbing. Panel or TF
It is applied to a T liquid crystal cell (which is formed by joining opposite substrates).
【0008】TFTパネルまたはTFT液晶セルに印加
される静電気は、パルス的なものが殆どであり、欠陥を
発生させるのもこのパルス的な静電気によるものが殆ど
である。直流的な静電気の対策は、全てのアドレス配線
とデータ配線とを導体で接続したショートリングで解消
できるが、パルス的な静電気に対しては、このショート
リングは静電気による絶縁破壊や短絡等の不良の発生を
防止することはできない。The static electricity applied to the TFT panel or the TFT liquid crystal cell is mostly in the form of pulses, and most of the defects are caused by the static electricity in the form of pulses. Direct current static electricity countermeasures can be solved with a short ring that connects all address wiring and data wiring with conductors, but for pulse static electricity, this short ring is defective such as dielectric breakdown or short circuit due to static electricity. Cannot be prevented.
【0009】すなわち、このような場合、ショートリン
グ自身の持つ時定数により、インパルスの伝播に時間を
必要とするため、ある瞬間にはショートリング上に大き
な電位分布が生じ、その結果、画素TFTのゲート、ド
レイン間を等電位に保つことができなくなる。このよう
に、従来の構成の保護回路は、直流的な静電気には有効
であるが、パルス的な静電気に対して効果が低い欠点が
あり、静電気に対する保護効果が十分といえなかった。That is, in such a case, the time constant of the short ring itself requires time for the propagation of the impulse, so that a large potential distribution is generated on the short ring at a certain moment, and as a result, the pixel TFT It becomes impossible to maintain the same potential between the gate and the drain. As described above, the protection circuit having the conventional configuration is effective against direct current static electricity, but has a drawback of being low in effect against pulse static electricity, and thus the protection effect against static electricity cannot be said to be sufficient.
【0010】また、駆動電圧の印加の際、ゲート端子、
ドレイン端子間に保護素子を経由したリーク電流が存在
するために、駆動回路の負担が増え、消費電力が大きく
なる欠点もあった。本発明は、上記のような問題点を除
去し、パルス的な静電気の印加に対しても十分な保護効
果を持つ薄膜トランジスタアレイを提供することを目的
とする。When a driving voltage is applied, the gate terminal,
Since there is a leak current between the drain terminals through the protection element, the load on the drive circuit is increased and the power consumption is increased. SUMMARY OF THE INVENTION It is an object of the present invention to eliminate the above-mentioned problems and provide a thin film transistor array having a sufficient protection effect against application of pulsed static electricity.
【0011】[0011]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔A〕互いに交差させて配置した複数のアドレス配線と
複数のデータ配線の各交差部に、薄膜トランジスタと、
該薄膜トランジスタのソース電極とドレイン電極との何
れか一方に接続された表示電極とがマトリックス状に複
数配列され、前記薄膜トランジスタのゲート電極に前記
アドレス配線が、ソース電極とドレイン電極の他方にデ
ータ配線が夫々接続された薄膜トランジスタアレイにお
いて、前記アドレス配線、データ配線の各々に接続され
た高抵抗あるいは非線形抵抗特性を持つ保護素子と、ア
ドレス配線群の両端側のみを前記保護素子を介して共通
電位に接続する第1の共通電位導体帯と、データ配線群
の両端側を前記保護素子を介して共通電位に接続する第
2の共通電位導体帯とを具備することを特徴とする。 〔B〕前記薄膜トランジスタアレイにおいて、アドレス
配線のみを、その隣接する複数のアドレス配線の端部で
相互に接続する高抵抗あるいは非線形抵抗特性を持つ複
数の保護素子からなる第1の共通電位橋絡部と、データ
配線のみを、その隣接する複数のデータ配線の端部で相
互に接続する高抵抗あるいは非線形抵抗特性を持つ複数
の保護素子からなる第2の共通電位橋絡部とを具備する
ことを特徴とする。 〔C〕前記薄膜トランジスタアレイにおいて、前記アド
レス配線、データ配線の各々に接続された高抵抗あるい
は非線形抵抗特性を持つ保護素子と、複数のアドレス配
線の両端側それぞれを前記保護素子を介して共通電位に
接続する第1の共通電位導体帯と、複数のデータ配線の
両端側それぞれを前記保護素子を介して共通電位に接続
する第2の共通電位導体帯と、前記第1の共通電位導体
帯の外側に位置し、複数のアドレス配線を互いに短絡す
る第1の短絡用配線と、前記第2の共通電位導体帯の外
側に位置し、複数のデータ配線を互いに短絡する第2の
短絡用配線とを具備することを特徴とする。 〔D〕前記薄膜トランジスタアレイにおいて、前記アド
レス配線、データ配線の各々に接続された高抵抗あるい
は非線形抵抗特性を持つ保護素子と、複数のアドレス配
線の両端側それぞれを前記保護素子を介して共通電位に
接続する第1の共通電位導体帯と、複数のデータ配線の
両端側それぞれを前記保護素子を介して共通電位に接続
する第2の共通電位導体帯と、前記第1の共通電位導体
帯及び第2の共通電位導体帯の外周に位置し、複数のア
ドレス配線及び複数のデータ配線を互いに短絡するショ
ートリングとを具備することを特徴とする。 〔E〕前記薄膜トランジスタアレイにおいて、アドレス
配線のみを、その隣接する複数のアドレス配線の端部で
相互に接続する高抵抗あるいは非線形抵抗特性を持つ複
数の保護素子からなる第1の共通電位橋絡部と、データ
配線のみを、その隣接する複数のデータ配線の端部で相
互に接続する高抵抗あるいは非線形抵抗特性を持つ複数
の保護素子からなる第2の共通電位橋絡部と、前記第1
の共通電位橋絡部の外側に位置し、複数のアドレス配線
を互いに短絡する第1の短絡用配線と、前記第2の共通
電位導体帯の外側に位置し、複数のデータ配線を互いに
短絡する第2の短絡用配線とを具備することを特徴とす
る。 〔F〕前記薄膜トランジスタアレイにおいて、アドレス
配線のみを、その隣接する複数のアドレス配線の端部で
相互に接続する高抵抗あるいは非線形抵抗特性を持つ複
数の保護素子からなる第1の共通電位橋絡部と、データ
配線のみを、その隣接する複数のデータ配線の端部で相
互に接続する高抵抗あるいは非線形抵抗特性を持つ複数
の保護素子からなる第2の共通電位橋絡部と、前記第1
の共通電位橋絡部及び第2の共通電位橋絡部の外側に位
置し、複数のアドレス配線及び複数のデータ配線を互い
に短絡するショートリングを具備することを特徴とす
る。In order to achieve the above object, the present invention provides [A] a thin film transistor at each intersection of a plurality of address wirings and a plurality of data wirings arranged to intersect each other, and
A plurality of display electrodes connected to one of the source electrode and the drain electrode of the thin film transistor are arranged in a matrix, and the address wiring is provided on the gate electrode of the thin film transistor, and the data wiring is provided on the other of the source electrode and the drain electrode. In the thin film transistor arrays connected to each other, a protection element connected to each of the address wiring and the data wiring and having a high resistance or a non-linear resistance characteristic, and only both ends of the address wiring group are connected to a common potential via the protection element. And a second common potential conductor band for connecting both end sides of the data wiring group to a common potential via the protection element. [B] In the thin film transistor array, a first common potential bridging portion including a plurality of protection elements having high resistance or non-linear resistance characteristics, in which only address lines are connected to each other at ends of a plurality of adjacent address lines. And a second common potential bridging portion including a plurality of protection elements having high resistance or non-linear resistance characteristics, which connect only the data wiring to each other at the ends of the plurality of adjacent data wirings. Characterize. [C] In the thin film transistor array, a protection element connected to each of the address wiring and the data wiring and having a high resistance or a non-linear resistance characteristic, and both end sides of a plurality of address wirings are brought to a common potential via the protection element. A first common potential conductor band to be connected, a second common potential conductor band that connects both ends of a plurality of data lines to a common potential via the protection element, and an outer side of the first common potential conductor band. And a second short-circuiting line located outside the second common potential conductor band and short-circuiting the plurality of data lines with each other. It is characterized by having. [D] In the thin film transistor array, a protection element connected to each of the address wiring and the data wiring and having a high resistance or a non-linear resistance characteristic, and both end sides of a plurality of address wirings are brought to a common potential via the protection element. A first common potential conductor band to be connected, a second common potential conductor band to which both ends of each of the plurality of data lines are connected to a common potential via the protection element, the first common potential conductor band and the first common potential conductor band It is characterized by comprising a short ring located on the outer periphery of the second common potential conductor band and short-circuiting a plurality of address wirings and a plurality of data wirings. [E] In the thin film transistor array, a first common potential bridging section including a plurality of protection elements having high resistance or non-linear resistance characteristics, which connects only address wirings to each other at ends of a plurality of adjacent address wirings. And a second common potential bridging portion including a plurality of protection elements having high resistance or non-linear resistance characteristics that connect only the data wirings to each other at the ends of the plurality of adjacent data wirings.
A first shorting wire located outside the common potential bridging portion and shorting a plurality of address wires to each other, and a plurality of data wires located outside the second common potential conductor band to each other And a second short-circuit wiring. [F] In the thin film transistor array, a first common potential bridging portion including a plurality of protection elements having high resistance or non-linear resistance characteristics, in which only address lines are connected to each other at ends of a plurality of adjacent address lines. And a second common potential bridging portion including a plurality of protection elements having high resistance or non-linear resistance characteristics that connect only the data wirings to each other at the ends of the plurality of adjacent data wirings.
And a short ring located outside the common potential bridging portion and the second common potential bridging portion and short-circuiting the plurality of address wirings and the plurality of data wirings.
【0012】[0012]
【作用】本発明によれば、上記したように、複数のアド
レス配線と複数のデータ配線を、それぞれアドレス配線
とデータ配線ごとに、高抵抗あるいは非線形抵抗特性を
持つ保護素子によって相互に接続し、複数のアドレス配
線と複数のデータ配線とは分離して前記保護素子を介し
て共通電位となるように構成する。According to the present invention, as described above, a plurality of address wirings and a plurality of data wirings are connected to each other by a protection element having a high resistance or a non-linear resistance characteristic for each address wiring and data wiring, The plurality of address wirings and the plurality of data wirings are separated so as to have a common potential via the protection element.
【0013】したがって、静電気によるインパルス状の
電圧印加に対して高い保護効果を有する。また、保護回
路のリーク電流が少ないため、駆動回路の負担や消費電
力の増加が少ない。また、液晶素子の製造工程中で基板
周辺部を切断除去するための切断線の外側にも、更に短
絡用配線又はショートリングを設けるようにしたので、
薄膜トランジスタアレイの全工程における静電気に起因
する保護を行うことができる。Therefore, it has a high protection effect against impulsive voltage application due to static electricity. Further, since the leakage current of the protection circuit is small, the load on the drive circuit and the increase in power consumption are small. Further, since a short circuit wiring or a short ring is further provided outside the cutting line for cutting and removing the peripheral portion of the substrate during the manufacturing process of the liquid crystal element,
It is possible to protect the thin film transistor array due to static electricity in all steps.
【0014】[0014]
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図1は本発明の第1の実施例を
示すTFTアレイの概略構成を示す等価回路図であり、
この1図において、TFTアレイは、絶縁性透明基板1
1上に行方向に延出された複数のアドレス配線12と、
列方向に延出された複数のデータ配線13とが互いに絶
縁されて交差するように配置され、これらの複数のアド
レス配線12と複数のデータ配線13との各交差部に、
これらの配線に接続されたTFT14と、このTFT1
4のそれぞれに接続された表示電極15とが設けられ、
これらの表示電極15が行及び列方向に複数配列されて
表示領域が形成されている。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is an equivalent circuit diagram showing a schematic configuration of a TFT array showing a first embodiment of the present invention.
In FIG. 1, the TFT array is an insulating transparent substrate 1
A plurality of address wirings 12 extending in the row direction above 1;
A plurality of data wirings 13 extending in the column direction are arranged so as to be insulated from each other and intersect with each other. At each intersection of the plurality of address wirings 12 and the plurality of data wirings 13,
The TFT 14 connected to these wirings and this TFT 1
And a display electrode 15 connected to each of the
A plurality of display electrodes 15 are arranged in the row and column directions to form a display area.
【0015】そして、絶縁性透明基板11の左側及び右
側には、アドレス配線12群のみを高抵抗あるいは非線
形抵抗特性を持つ保護素子17を介して、共通電位にな
るように接続する第1の共通電位導体帯16A1と16
A2と、絶縁性透明基板11の上側及び下側にはデータ
配線のみを高抵抗あるいは非線形抵抗特性を持つ保護素
子17を介して、共通電位になるように接続する第2の
共通電位導体帯16D1と16D2とが形成されてい
る。18はアドレス配線12の接続端子、19はデータ
配線13の接続端子である。Then, on the left side and the right side of the insulating transparent substrate 11, only a group of address wirings 12 are connected via a protection element 17 having a high resistance or a non-linear resistance characteristic so as to have a common potential. Potential conductor strips 16A1 and 16
A2 and a second common potential conductor band 16D1 that connects only the data wiring to the upper and lower sides of the insulating transparent substrate 11 via a protection element 17 having a high resistance or a non-linear resistance characteristic so as to have a common potential. And 16D2 are formed. Reference numeral 18 is a connection terminal of the address wiring 12, and 19 is a connection terminal of the data wiring 13.
【0016】次に、第1の保護素子の形成例について図
2及び図3を用いて説明する。ここでは、アドレス配線
12と第1の共通電位導体帯16A1との接続の例を示
す。アドレス配線12とデータ配線13とにそれぞれ交
差させて配置した第1の共通電位導体帯16A1と、こ
の第1の共通電位導体帯16A1と前記アドレス配線1
2及びデータ配線13との間に接続される保護素子17
は、図2及び図3に示すように構成されている。Next, an example of forming the first protective element will be described with reference to FIGS. Here, an example of connection between the address wiring 12 and the first common potential conductor strip 16A1 is shown. A first common potential conductor band 16A1 arranged so as to intersect the address line 12 and the data line 13, respectively, and the first common potential conductor band 16A1 and the address line 1
2 and the protection element 17 connected between the data wiring 13
Are configured as shown in FIGS. 2 and 3.
【0017】すなわち、絶縁性透明基板11上に形成さ
れたアドレス配線12を覆うゲート絶縁膜20の上に島
状の半導体膜21が形成され、この半導体膜21上には
2つの電極を分離し、前記半導体膜21を保護するため
の半導体保護層22が形成され、この半導体保護層22
を挟んだ半導体膜21の両側には、それぞれ不純物がド
ープされた半導体からなるオーミック接合層23,25
を介して電極24,26が形成されている。That is, an island-shaped semiconductor film 21 is formed on the gate insulating film 20 covering the address wiring 12 formed on the insulating transparent substrate 11, and two electrodes are separated on the semiconductor film 21. A semiconductor protective layer 22 for protecting the semiconductor film 21 is formed.
The ohmic junction layers 23 and 25 made of semiconductors doped with impurities are formed on both sides of the semiconductor film 21 sandwiching the film.
Electrodes 24 and 26 are formed through the.
【0018】そして、一方の電極24はゲート絶縁膜2
0に設けたコンタクト穴20aを通して、接続導体27
により前記アドレス配線12に接続され、他方の電極2
6は、第1の共通電位導体帯16A1に接続され、これ
らの保護素子領域は保護膜28で覆われている。なお、
29はアドレス配線12と第1の共通電位導体帯16A
1との交差部絶縁膜29である。Then, one electrode 24 is the gate insulating film 2
0 through the contact hole 20a
Connected to the address wiring 12 by the other electrode 2
6 is connected to the first common potential conductor band 16A1, and these protective element regions are covered with a protective film 28. In addition,
29 is the address wiring 12 and the first common potential conductor band 16A
The insulating film 29 intersects with 1.
【0019】上述した図2及び図3に示す保護素子17
は、両電極24,26間に印加される電圧が高くなるの
に伴って、アモルファスシリコン中に注入された過剰な
電子が、アモルファスシリコンのバンドギャップ中にあ
る局在準位にトラップされて空間電荷を形成する。その
結果、フェルミレベルが伝導体側に変位するため、伝導
電子密度が増大し、電流は電圧に比例せず、急激に増大
する。このような電流を空間電荷制限電流と呼び、アモ
ルファスシリコンのような局在準位を有する半導体では
非線形性の大きな電圧電流特性を示す。The protective element 17 shown in FIGS. 2 and 3 described above.
Indicates that, as the voltage applied between the electrodes 24 and 26 increases, the excess electrons injected into the amorphous silicon are trapped in the localized level in the band gap of the amorphous silicon and the space Form an electric charge. As a result, the Fermi level is displaced toward the conductor, so that the conduction electron density is increased, and the current is not proportional to the voltage but sharply increases. Such a current is called a space charge limited current, and a semiconductor having a localized level such as amorphous silicon exhibits a voltage-current characteristic with large non-linearity.
【0020】次に、第2の保護素子の形成例について図
4及び図5を用いて説明する。ここでも、アドレス配線
12と共通電位導体帯16A1との接続の例を示す。ア
ドレス配線12にそれぞれ交差させて配置した第1の共
通電位導体帯16A1と、この第1の共通電位導体帯1
6A1と前記アドレス配線12との間に接続される保護
素子17は、図4及び図5に示すように構成されてい
る。Next, an example of forming the second protective element will be described with reference to FIGS. Here again, an example of connection between the address wiring 12 and the common potential conductor band 16A1 is shown. A first common potential conductor band 16A1 arranged to intersect with the address wiring 12 and the first common potential conductor band 1
The protection element 17 connected between 6A1 and the address wiring 12 is configured as shown in FIGS.
【0021】すなわち、絶縁性透明基板11上に島状の
ベース電極30が形成され、このベース電極30上に向
き合ったダイオードD1及びD2が形成されている。つ
まり、ベース電極30上に下層からp型半導体層31
p、i型層31i、n型半導体層31nが堆積され、絶
縁膜32で覆われ、その絶縁膜32にフォトリソエッチ
ングにより、コンタクトがとられ、接続導体33によ
り、ダイオードD1のn型半導体層31nはアドレス配
線12に接続され、また、ダイオードD2のn型半導体
層31nは第1の共通電位導体帯16A1に接続するよ
うに構成されている。そして、表面は保護膜34で覆わ
れている。That is, the island-shaped base electrode 30 is formed on the insulating transparent substrate 11, and the diodes D1 and D2 facing each other are formed on the base electrode 30. That is, the p-type semiconductor layer 31 is formed on the base electrode 30 from the lower layer.
A p, i-type layer 31i, and an n-type semiconductor layer 31n are deposited and covered with an insulating film 32, the insulating film 32 is contacted by photolithography, and the connecting conductor 33 causes the n-type semiconductor layer 31n of the diode D1. Is connected to the address wiring 12, and the n-type semiconductor layer 31n of the diode D2 is connected to the first common potential conductor band 16A1. The surface is covered with the protective film 34.
【0022】なお、29はアドレス配線12と第1の共
通電位導体帯16A1と交差部絶縁膜である。このよう
に構成することにより、アドレス配線12の内の1本に
静電気によるインパルス電圧が印加されると、アドレス
配線12側の共通電位導体帯16A1又は16A2に連
なる保護素子17が導通して、注入された電荷のエネル
ギーを全てのアドレス配線12に分散する。そして、分
散され、弱まったインパルスがアドレス配線12を伝播
し、反対側の共通電位導体帯16A2又は16A1のと
ころで再度分散、平均化される。Reference numeral 29 is an insulating film at the intersection with the address wiring 12, the first common potential conductor band 16A1. With such a configuration, when an impulse voltage due to static electricity is applied to one of the address wirings 12, the protection element 17 connected to the common potential conductor strip 16A1 or 16A2 on the address wiring 12 side becomes conductive and is injected. The energy of the generated electric charge is distributed to all the address wirings 12. Then, the dispersed and weakened impulse propagates through the address wiring 12, and is dispersed and averaged again at the common potential conductor band 16A2 or 16A1 on the opposite side.
【0023】この作用は、従来例でも存在するが、この
実施例では共通電位導体帯がアドレス配線12とデータ
配線13とで独立しているため、従来例に見られるよう
なショートリング上をインパルスが伝播することがな
い。つまり、アドレス配線12とデータ配線13は配線
の交差部等の寄生容量で結合しているが、ショートリン
グによる結合がないため、アドレス配線12から見たデ
ータ配線13はフローティングであるため、接地電位に
対してアドレス配線12の電位が変化するとき、データ
配線13の対地電位もほぼ同様に変化するため、アドレ
ス配線12、データ配線13間には高い電圧が印加され
ることはない。このことにより、インパルス的な電圧の
印加に対しても高い保護効果が得られる。Although this effect is present in the conventional example as well, since the common potential conductor band is independent in the address wiring 12 and the data wiring 13 in this embodiment, the impulse is generated on the short ring as in the conventional example. Does not propagate. That is, although the address wiring 12 and the data wiring 13 are coupled by a parasitic capacitance such as a crossing portion of the wiring, since there is no coupling by the short ring, the data wiring 13 seen from the address wiring 12 is in a floating state. On the other hand, when the potential of the address wiring 12 changes, the ground potential of the data wiring 13 changes in substantially the same manner, so that a high voltage is not applied between the address wiring 12 and the data wiring 13. As a result, a high protection effect can be obtained even with impulsive voltage application.
【0024】また、アドレス配線12とデータ配線13
が直流的に分離されているので、従来例のような、保護
素子を経由したアドレス配線12と、データ配線13間
のリーク電流も存在せず、駆動回路の負担が少なくなる
とともに、消費電力の無用な増加も起きない。次に、本
発明の第2実施例について説明する。Further, the address wiring 12 and the data wiring 13
Are separated from each other in terms of direct current, there is no leakage current between the address wiring 12 and the data wiring 13 via the protection element as in the conventional example, which reduces the load on the drive circuit and reduces power consumption. There is no unnecessary increase. Next, a second embodiment of the present invention will be described.
【0025】図6は本発明の第2の実施例を示すTFT
アレイの概略構成を示す等価回路図である。この図6に
示す第2の実施例は、互いに交差させて配置した複数の
アドレス配線12と複数のデータ配線13の各交差部
に、TFT14とこのTFT14のソース電極とドレイ
ン電極との何れか一方に接続された表示電極15とがマ
トリックス状に複数配列され、TFT14のゲート電極
にアドレス配線12が、ソース電極とドレイン電極の他
方にデータ配線13が夫々接続されており、そして、ア
ドレス配線12、データ配線13の互いに隣接する端部
を、それぞれアドレス配線とデータ配線ごとに接続する
高抵抗あるいは非線形抵抗特性を持つ保護素子17を備
えている。この様にして、複数の保護素子17は、この
保護素子17の両端部を隣接するアドレス配線12に接
続してなる第1の共通電位橋絡部17Aと、保護素子1
7の両端部を隣接するデータ配線13に接続してなる第
2の共通電位橋絡部17Bとが設けられている。FIG. 6 is a TFT showing a second embodiment of the present invention.
It is an equivalent circuit diagram which shows schematic structure of an array. In the second embodiment shown in FIG. 6, one of the TFT 14 and the source electrode or the drain electrode of the TFT 14 is provided at each intersection of the plurality of address wirings 12 and the plurality of data wirings 13 which are arranged to cross each other. A plurality of display electrodes 15 connected to each other are arranged in a matrix form, the address wiring 12 is connected to the gate electrode of the TFT 14, and the data wiring 13 is connected to the other of the source electrode and the drain electrode. A protection element 17 having high resistance or non-linear resistance characteristics is provided, which connects the end portions of the data wiring 13 adjacent to each other to each of the address wiring and the data wiring. In this way, the plurality of protection elements 17 include the first common potential bridging portion 17A formed by connecting both ends of the protection element 17 to the adjacent address wirings 12, and the protection element 1
The second common potential bridging portion 17B is formed by connecting both end portions of 7 to the adjacent data wiring 13.
【0026】この実施例においては、第1実施例に示し
たように、共通電位導体帯を用いることなく、隣接する
アドレス配線12の間及び隣接するデータ配線13の間
に保護素子17をそれぞれ直接接続して、鋭いインパル
ス状の静電気の印加による各アドレス配線12の間及び
隣接するデータ配線13の間の電位を共通にできるよう
にしたものである。In this embodiment, as shown in the first embodiment, the protection element 17 is directly provided between the adjacent address wirings 12 and between the adjacent data wirings 13 without using the common potential conductor band. The connection is made so that the potentials between the address wirings 12 and the adjacent data wirings 13 can be made common by applying sharp impulse-like static electricity.
【0027】この第2実施例によれば、第1実施例と同
様の作用効果が得られると共に、その回路構成を簡素化
することができ、またアドレス配線群又はデータ配線群
と交差する共通電位導体帯を設ける必要がないので、こ
れらの間のショート等による欠陥が発生せず、製造歩留
まりが向上する。さらに、各アドレス配線と各データ配
線とが高抵抗の保護素子で直列的に接続されているの
で、各配線間への駆動信号の漏れが少なくなるので駆動
が容易にできる。According to the second embodiment, the same operational effect as that of the first embodiment can be obtained, the circuit structure can be simplified, and the common potential intersecting the address wiring group or the data wiring group can be obtained. Since it is not necessary to provide a conductor band, defects due to short-circuit between them do not occur, and the manufacturing yield is improved. Furthermore, since each address wiring and each data wiring are connected in series by the high resistance protection element, the leakage of the drive signal between the wirings is reduced, and thus the driving can be facilitated.
【0028】次に、本発明の第3実施例について説明す
る。図7は本発明の第3の実施例を示すTFTアレイの
概略構成を示す等価回路図であり、図1と同様に、表示
領域が形成されるとともに、絶縁性透明基板41の左側
及び右側にはアドレス配線12の群のみを高抵抗あるい
は非線形抵抗特性を持つ保護素子17を介して共通電位
になるように接続する第1の共通電位導体帯16A1と
16A2と、絶縁性透明基板11の上側及び下側にはデ
ータ配線13の群のみを高抵抗あるいは非線形抵抗特性
を持つ保護素子17を介して共通電位になるように接続
する第2の共通電位導体帯16D1と16D2とが形成
されている。Next, a third embodiment of the present invention will be described. FIG. 7 is an equivalent circuit diagram showing a schematic configuration of a TFT array showing a third embodiment of the present invention. Similar to FIG. 1, a display area is formed and the insulating transparent substrate 41 is provided on the left side and the right side. Is a first common potential conductor strip 16A1 and 16A2 that connects only a group of address wirings 12 to a common potential via a protection element 17 having a high resistance or a non-linear resistance characteristic, above the insulating transparent substrate 11 and On the lower side, second common potential conductor bands 16D1 and 16D2 are formed to connect only the group of data wirings 13 via the protection element 17 having a high resistance or a non-linear resistance characteristic so as to have a common potential.
【0029】更に、第1の共通電位導体帯16A1及び
16A2の外側で、かつ表示装置を製造する工程中で基
板周辺を切断除去するための切断線43の外側に位置
し、アドレス配線12の群のみを短絡する第1の短絡用
配線42A1と42A2と、第2の共通電位導体帯16
D1と16D2の外側で、かつ前記切断線43の外側に
位置し、データ配線14の群のみを短絡する第2の短絡
用配線42D1と42D2とが形成されている。Further, the group of address wirings 12 is located outside the first common potential conductor strips 16A1 and 16A2 and outside the cutting line 43 for cutting and removing the periphery of the substrate in the process of manufacturing the display device. First shorting wirings 42A1 and 42A2 for shorting only the second common potential conductor band 16
Second shorting wirings 42D1 and 42D2, which are located outside D1 and 16D2 and outside the cutting line 43 and short-circuit only the group of data wirings 14, are formed.
【0030】この第3実施例によれば、第1、第2の短
絡用配線を切断除去する工程まではデータ配線とアドレ
ス配線がそれぞれ短絡された、その工程以後は保護素子
を介してそれぞれ接続されるので、静電気保護が一層確
実になる。次に、本発明の第4実施例について説明す
る。図8は本発明の第4の実施例を示すTFTアレイの
概略構成を示す等価回路図であり、図1と同様に、表示
領域が形成されるとともに、絶縁性透明基板11の左側
及び右側にはアドレス配線12の群のみを高抵抗あるい
は非線形抵抗特性を持つ保護素子17を介して、共通電
位になるように接続する第1の共通電位導体帯16A1
と16A2と、絶縁性透明基板11の上側及び下側には
データ配線13の群のみを高抵抗あるいは非線形抵抗特
性を持つ保護素子17を介して共通電位になるように接
続する第2の共通電位導体帯16D1と16D2とが形
成されている。According to the third embodiment, the data wiring and the address wiring are short-circuited up to the step of cutting and removing the first and second short-circuiting wirings, and after that step, they are respectively connected via the protective element. As a result, the electrostatic protection becomes more reliable. Next, a fourth embodiment of the present invention will be described. FIG. 8 is an equivalent circuit diagram showing a schematic configuration of a TFT array showing a fourth embodiment of the present invention, and similarly to FIG. 1, a display region is formed and the insulating transparent substrate 11 is provided on the left side and the right side. Is a first common potential conductor band 16A1 that connects only a group of address wirings 12 via a protection element 17 having a high resistance or a non-linear resistance characteristic so as to have a common potential.
And 16A2, and a second common potential that connects only the group of data wirings 13 to the upper and lower sides of the insulating transparent substrate 11 via the protection element 17 having a high resistance or a non-linear resistance characteristic so as to have a common potential. Conductor strips 16D1 and 16D2 are formed.
【0031】更に、第1の共通電位導体帯16A1と1
6A2及び第2の共通電位導体帯16D1と16D2の
外側で、かつ切断線43の外側に位置し、アドレス配線
12の群及びデータ配線13の群を短絡するショートリ
ング44とを形成するようにしたものである。この第4
実施例によれば、第1、第2の短絡用配線を切断除去す
る工程前は直流的な静電気保護効果が得られ、またその
工程後は交流的な静電気に対する保護効果が得られる。
よって、製造部歩留まりが一層向上する。Furthermore, the first common potential conductor strips 16A1 and 1
6A2 and the second common potential conductor bands 16D1 and 16D2, and a short ring 44 that is located outside the cutting line 43 and that short-circuits the group of address wirings 12 and the group of data wirings 13 are formed. It is a thing. This 4th
According to the embodiment, a DC static electricity protection effect is obtained before the step of cutting and removing the first and second short-circuit wirings, and an AC protection effect against static electricity is obtained after the step.
Therefore, the manufacturing department yield is further improved.
【0032】次に、本発明の第5実施例について説明す
る。図9は本発明の第5の実施例を示すTFTアレイの
概略構成を示す等価回路図であり、図1に示すように、
表示領域を形成し、アドレス配線12、データ配線13
を互いに隣接する端部をそれぞれアドレス配線群とデー
タ配線群ごとに接続する高抵抗あるいは非線形抵抗特性
を持つ保護素子17を備えている。この様にして複数の
保護素子17は、この保護素子17の両端部を隣接する
アドレス配線12に接続してなる第1の共通電位橋絡部
17Aと、保護素子17の両端部を隣接するデータ配線
13に接続してなる第2の共通電位橋絡部17Dとが設
けられている。Next, a fifth embodiment of the present invention will be described. FIG. 9 is an equivalent circuit diagram showing a schematic configuration of a TFT array showing a fifth embodiment of the present invention. As shown in FIG.
The display area is formed, and the address wiring 12 and the data wiring 13 are formed.
Is provided with a protection element 17 having a high resistance or a non-linear resistance characteristic, which connects end portions adjacent to each other to each of the address wiring group and the data wiring group. In this way, the plurality of protection elements 17 have the first common potential bridging portion 17A formed by connecting both ends of the protection element 17 to the adjacent address wirings 12 and the data having the both ends of the protection element 17 adjacent to each other. A second common potential bridging portion 17D connected to the wiring 13 is provided.
【0033】更に、第1の共通電位橋絡部17Aと、第
2の共通電位橋絡部17Dの外側で、かつ切断線43の
外側に位置し、アドレス配線12の群のみを短絡する第
1の短絡用配線17A1と17A2と、データ配線13
の群のみを短絡する第2の短絡用配線17D1と17D
2とを形成するようにしている。この第5実施例によれ
ば、上述した第2実施例と第3実施例との両方の作用効
果が得られ、静電気保護の効果が確実で、且つ製造が容
易になる。Further, the first common potential bridging portion 17A and the second common potential bridging portion 17D are positioned outside the cutting line 43 and outside the first common potential bridging portion 17D, and short-circuit only the group of the address wirings 12. Short circuit wirings 17A1 and 17A2 and the data wiring 13
Second shorting wirings 17D1 and 17D for shorting only the group
2 is formed. According to the fifth embodiment, the effects of both the second embodiment and the third embodiment described above can be obtained, the effect of electrostatic protection is ensured, and the manufacture is easy.
【0034】次に、本発明の第6実施例について図10
を用いて説明する。第5実施例と同様に、表示領域及び
第1の共通電位橋絡部17Aと、第2の共通電位橋絡部
17Dとを設け、更に、切断線43の外側にはショート
リング44を形成する。この第6実施例によれば、上述
した第2実施例と第4実施例で述べたと同様の作用効果
が得られ、静電気保護が確実で、且つ製造が容易にな
る。Next, a sixth embodiment of the present invention will be described with reference to FIG.
Will be explained. Similar to the fifth embodiment, the display area and the first common potential bridging portion 17A and the second common potential bridging portion 17D are provided, and the short ring 44 is formed outside the cutting line 43. . According to the sixth embodiment, the same effects as those described in the second embodiment and the fourth embodiment described above can be obtained, the electrostatic protection is ensured, and the manufacturing is facilitated.
【0035】以上述べた様に、第3実施例乃至第6実施
例においては、TFTアレイの外周縁には導電膜からな
る短絡用配線17A1,17A2,17D1,17D2
又はショートリング44が形成されており、前記複数の
アドレス配線12と複数のデータ配線13とはそれぞれ
前記表示領域から延出されて前記短絡用配線17A1,
17A2,17D1,17D2又はショートリング44
に接続されている。この前記短絡用配線及びショートリ
ング44は、TFTアレイの製造工程の終了後、或いは
液晶セルを形成する工程中において、このTFTアレイ
に対向する基板を接合した後に、破線で示した切断線4
3に沿って切断して除去される。As described above, in the third to sixth embodiments, the short-circuit wires 17A1, 17A2, 17D1 and 17D2 made of a conductive film are provided on the outer peripheral edge of the TFT array.
Alternatively, a short ring 44 is formed, and the plurality of address wirings 12 and the plurality of data wirings 13 are respectively extended from the display area to form the shorting wirings 17A1.
17A2, 17D1, 17D2 or short ring 44
It is connected to the. The short-circuit line and the short ring 44 are formed by the cutting line 4 shown by a broken line after the substrate facing the TFT array is bonded after the manufacturing process of the TFT array or in the process of forming the liquid crystal cell.
Cut along 3 and removed.
【0036】表示領域の外側近傍であって前記切断線の
内側には、その表示領域を取り囲む短絡用配線が、前記
アドレス配線12及びデータ配線13と絶縁されて交差
するように形成されており、この短絡用配線と前記アド
レス配線12及びデータ配線13とは、保護素子17で
それぞれ接続されているから、TFTアレイの製造工程
後、あるいは液晶セルの製造工程中において、このTF
Tアレイに対向する基板を接合した後に前記短絡用配線
又はショートリング44を前記切断線43に沿って切断
除去した後に、アドレス配線12又はデータ配線13の
何れか、あるいは双方に静電気による高電圧が印加され
た場合、保護素子17を通して大きな電流が流れて、ア
ドレス配線12とデータ配線13とが同電位に保たれ
る。Near the outside of the display area and inside the cutting line, a short-circuit wiring surrounding the display area is formed so as to intersect the address wiring 12 and the data wiring 13 in an insulated manner. Since the short-circuiting wiring and the address wiring 12 and the data wiring 13 are connected by the protection element 17, respectively, the TF is generated after the manufacturing process of the TFT array or during the manufacturing process of the liquid crystal cell.
After joining the substrates facing the T array and cutting and removing the short-circuit wiring or the short ring 44 along the cutting line 43, either or both of the address wiring 12 and the data wiring 13 are exposed to a high voltage due to static electricity. When applied, a large current flows through the protection element 17, and the address wiring 12 and the data wiring 13 are kept at the same potential.
【0037】このように構成することにより、TFTア
レイの切断線による切断の前後の工程における静電気に
起因する保護を行うことができる。従って、前記短絡用
配線又はショートリング44を切断除去した後に、静電
気による高電圧が、アドレス配線12又はデータ配線1
3に印加されても、これらの配線12,13間及びTF
T14のゲート電極とドレイン電極間の絶縁の劣化また
は絶縁破壊、またはTFTの閾値変動が生じることがな
い。With this structure, it is possible to protect the TFT array due to static electricity in the steps before and after cutting by the cutting line. Therefore, after the shorting wiring or the short ring 44 is cut and removed, a high voltage due to static electricity is applied to the address wiring 12 or the data wiring 1.
3 is applied between these wirings 12 and 13 and TF
No deterioration or breakdown of insulation between the gate electrode and the drain electrode of T14 or variation in the threshold value of the TFT occurs.
【0038】そして、このTFTアレイを用いた液晶表
示装置は、通常25V程度の電圧で駆動されるため、こ
の電圧領域での前記保護素子17の抵抗は充分高く、ア
ドレス配線12間、データ配線13間、及びアドレス配
線12とデータ配線13間に流れる漏れ電流は略10
-10 Aオーダの微小電流であるので、各表示電極15に
印加するデータ信号には何ら影響を与えることがなく、
鮮明な画像を表示することができ、また、短絡用配線又
はショートリング44を切断除去した後に、配線の断線
及びショートの電気的な検査、及び各TFTの特性等を
電気的に測定することもできる。Since the liquid crystal display device using this TFT array is usually driven by a voltage of about 25V, the resistance of the protection element 17 in this voltage region is sufficiently high, and the address wirings 12 and the data wirings 13 are electrically connected. And the leakage current flowing between the address wiring 12 and the data wiring 13 is about 10
Since it is a minute current of the order of -10 A, it does not affect the data signal applied to each display electrode 15,
It is possible to display a clear image, and after cutting and removing the short circuit wiring or the short ring 44, it is possible to electrically inspect the wiring for disconnection and short circuit and to electrically measure the characteristics of each TFT. it can.
【0039】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。The present invention is not limited to the above embodiments, and various modifications can be made based on the spirit of the present invention, and they are not excluded from the scope of the present invention.
【0040】[0040]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、アドレス配線、データ配線の各々に接続された
高抵抗あるいは非線形抵抗特性を持つ保護素子と、アド
レス配線群の両端側を前記保護素子を介して共通電位に
接続する第1の共通電位導体帯と、データ配線群の両端
側を前記保護素子を介して共通電位に接続する第2の共
通電位導体帯とを設けるようにしたので、静電気による
インパルス状の電圧印加に対して高い保護効果を有す
る。また、保護回路のリーク電流が少ないため、駆動回
路の負担や消費電力の増加が少ない。As described above in detail, according to the present invention, the protection element connected to each of the address wiring and the data wiring and having the high resistance or the non-linear resistance characteristic and the both end sides of the address wiring group are provided. A first common potential conductor band connected to a common potential via the protection element and a second common potential conductor band connected to both ends of the data wiring group to a common potential via the protection device are provided. Therefore, it has a high protection effect against impulsive voltage application due to static electricity. Further, since the leakage current of the protection circuit is small, the load on the drive circuit and the increase in power consumption are small.
【図1】本発明の第1の実施例を示すTFTアレイの概
略構成を示す等価回路図である。FIG. 1 is an equivalent circuit diagram showing a schematic configuration of a TFT array showing a first embodiment of the present invention.
【図2】本発明の第1の実施例を示すTFTアレイの第
1の保護素子の形成例を示す図である。FIG. 2 is a diagram showing a formation example of a first protection element of the TFT array showing the first embodiment of the present invention.
【図3】図2のA−A線断面図である。3 is a cross-sectional view taken along the line AA of FIG.
【図4】本発明の第1の実施例を示すTFTアレイの第
2の保護素子の形成例を示す図である。FIG. 4 is a diagram showing a formation example of a second protection element of the TFT array showing the first embodiment of the present invention.
【図5】図4のB−B線断面図である。5 is a sectional view taken along line BB of FIG.
【図6】本発明の第2の実施例を示すTFTアレイの概
略構成を示す等価回路図である。FIG. 6 is an equivalent circuit diagram showing a schematic configuration of a TFT array showing a second embodiment of the present invention.
【図7】本発明の第3の実施例を示すTFTアレイの概
略構成を示す等価回路図である。FIG. 7 is an equivalent circuit diagram showing a schematic configuration of a TFT array showing a third embodiment of the present invention.
【図8】本発明の第4の実施例を示すTFTアレイの概
略構成を示す等価回路図である。FIG. 8 is an equivalent circuit diagram showing a schematic configuration of a TFT array showing a fourth embodiment of the present invention.
【図9】本発明の第5の実施例を示すTFTアレイの概
略構成を示す等価回路図である。FIG. 9 is an equivalent circuit diagram showing a schematic configuration of a TFT array showing a fifth embodiment of the present invention.
【図10】本発明の第6の実施例を示すTFTアレイの
概略構成を示す等価回路図である。FIG. 10 is an equivalent circuit diagram showing a schematic configuration of a TFT array showing a sixth embodiment of the present invention.
【図11】従来のTFTアレイの概略構成を示す等価回
路図である。FIG. 11 is an equivalent circuit diagram showing a schematic configuration of a conventional TFT array.
【図12】従来のTFTアレイの非線形保護素子の特性
図である。FIG. 12 is a characteristic diagram of a non-linear protection element of a conventional TFT array.
11 絶縁性透明基板 12 アドレス配線 13 データ配線 14 TFT 15 表示電極 17 保護素子 16A1,16A2 第1の共通電位導体帯 16D1,16D2 第2の共通電位導体帯 18,19 接続端子 20 ゲート絶縁膜 20a コンタクト穴 21 島状の半導体膜 22 半導体保護層 23,25 オーミック接合層 24,26 電極 27,33 接続導体 28 保護膜 29 交差部絶縁膜 30 島状のベース電極 D1,D2 ダイオード 31p p型半導体層 31i i型層 31n n型半導体層 32 絶縁膜 34 保護膜 41 第1の共通電位橋絡部 42 第2の共通電位橋絡部 42A1,42A2 第1の短絡用配線 42D1,42D2 第2の短絡用配線 43 切断線 44 ショートリング 11 Insulating Transparent Substrate 12 Address Wiring 13 Data Wiring 14 TFT 15 Display Electrode 17 Protective Element 16A1, 16A2 First Common Potential Conductor Band 16D1, 16D2 Second Common Potential Conductor Band 18, 19 Connection Terminal 20 Gate Insulating Film 20a Contact Hole 21 Island-shaped semiconductor film 22 Semiconductor protective layer 23,25 Ohmic junction layer 24,26 Electrode 27,33 Connection conductor 28 Protective film 29 Crossing insulating film 30 Island-shaped base electrode D1, D2 Diode 31p p-type semiconductor layer 31i i-type layer 31n n-type semiconductor layer 32 insulating film 34 protective film 41 first common potential bridging part 42 second common potential bridging part 42A1, 42A2 first short-circuit wiring 42D1, 42D2 second short-circuit wiring 43 cutting line 44 short ring
Claims (6)
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、(a)前記アドレス配線、データ配線の
各々に接続された高抵抗あるいは非線形抵抗特性を持つ
保護素子と、(b)アドレス配線群の両端側を前記保護
素子を介して共通電位に接続する第1の共通電位導体帯
と、(c)データ配線群の両端側を前記保護素子を介し
て共通電位に接続する第2の共通電位導体帯とを具備す
ることを特徴とする薄膜トランジスタアレイ。1. A thin film transistor and a display electrode connected to one of a source electrode and a drain electrode of the thin film transistor are provided at each intersection of a plurality of address lines and a plurality of data lines arranged to intersect each other. In a thin film transistor array in which a plurality of thin film transistors are arranged in a matrix and the address wiring is connected to the gate electrode of the thin film transistor and the data wiring is connected to the other of the source electrode and the drain electrode, respectively, (a) is connected to each of the address wiring and the data wiring. And a first common potential conductor band connecting both ends of the address wiring group to a common potential via the protection element, and (c) a data wiring group. A second common potential conductor band connecting both ends of the same to a common potential via the protection element. Thin film transistor array.
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、(a)アドレス配線のみを、その隣接す
る複数のアドレス配線の端部で相互に接続する高抵抗あ
るいは非線形抵抗特性を持つ複数の保護素子からなる第
1の共通電位橋絡部と、(b)データ配線のみを、その
隣接する複数のデータ配線の端部で相互に接続する高抵
抗あるいは非線形抵抗特性を持つ複数の保護素子からな
る第2の共通電位橋絡部とを具備することを特徴とする
薄膜トランジスタアレイ。2. A thin film transistor and a display electrode connected to one of a source electrode and a drain electrode of the thin film transistor are provided at each intersection of a plurality of address lines and a plurality of data lines arranged to intersect each other. In a thin film transistor array in which a plurality of gate electrodes of the thin film transistor are connected to the address wiring and a source electrode and a drain electrode are connected to the data wiring, respectively, a plurality of them are arranged in a matrix form. A first common potential bridging portion composed of a plurality of protection elements having high resistance or non-linear resistance characteristics, which are connected to each other at the ends of the address wirings, and (b) only the data wirings are connected to a plurality of adjacent data wirings. A second common potential bridge composed of a plurality of protective elements having high resistance or non-linear resistance characteristics which are connected to each other at the ends A thin film transistor array, comprising:
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、(a)前記アドレス配線、データ配線の
各々に接続された高抵抗あるいは非線形抵抗特性を持つ
保護素子と、(b)複数のアドレス配線の両端側それぞ
れを前記保護素子を介して共通電位に接続する第1の共
通電位導体帯と、(c)複数のデータ配線の両端側それ
ぞれを前記保護素子を介して共通電位に接続する第2の
共通電位導体帯と、(d)前記第1の共通電位導体帯の
外側に位置し、複数のアドレス配線を互いに短絡する第
1の短絡用配線と、(e)前記第2の共通電位導体帯の
外側に位置し、複数のデータ配線を互いに短絡する第2
の短絡用配線とを具備することを特徴とする薄膜トラン
ジスタアレイ。3. A thin film transistor and a display electrode connected to one of a source electrode and a drain electrode of the thin film transistor are provided at each intersection of a plurality of address lines and a plurality of data lines arranged to intersect each other. In a thin film transistor array in which a plurality of thin film transistors are arranged in a matrix and the address wiring is connected to the gate electrode of the thin film transistor and the data wiring is connected to the other of the source electrode and the drain electrode, respectively, (a) is connected to each of the address wiring and the data wiring. A protective element having high resistance or non-linear resistance characteristics, and (b) a first common potential conductor band for connecting both end sides of a plurality of address wirings to a common potential via the protective element, and (c) a plurality of A second common potential conductor band connecting both ends of the data wiring to a common potential via the protection element, (D) a first short-circuit line located outside the first common potential conductor band and short-circuiting a plurality of address lines with each other; and (e) located outside the second common potential conductor band, Second short-circuiting a plurality of data wirings
2. A thin film transistor array, comprising:
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、(a)前記アドレス配線、データ配線の
各々に接続された高抵抗あるいは非線形抵抗特性を持つ
保護素子と、(b)複数のアドレス配線の両端側それぞ
れを前記保護素子を介して共通電位に接続する第1の共
通電位導体帯と、(c)複数のデータ配線の両端側それ
ぞれを前記保護素子を介して共通電位に接続する第2の
共通電位導体帯と、(d)前記第1の共通電位導体帯及
び第2の共通電位導体帯の外周に位置し、複数のアドレ
ス配線及び複数のデータ配線を互いに短絡するショート
リングとを具備することを特徴とする薄膜トランジスタ
アレイ。4. A thin film transistor and a display electrode connected to one of a source electrode and a drain electrode of the thin film transistor are provided at each intersection of a plurality of address lines and a plurality of data lines arranged to intersect each other. In a thin film transistor array in which a plurality of thin film transistors are arranged in a matrix and the address wiring is connected to the gate electrode of the thin film transistor and the data wiring is connected to the other of the source electrode and the drain electrode, respectively, (a) is connected to each of the address wiring and the data wiring. A protective element having high resistance or non-linear resistance characteristics, and (b) a first common potential conductor band for connecting both end sides of a plurality of address wirings to a common potential via the protective element, and (c) a plurality of A second common potential conductor band connecting both ends of the data wiring to a common potential via the protection element, (D) A thin film transistor, which is provided on the outer circumference of the first common potential conductor band and the second common potential conductor band, and includes a short ring that short-circuits a plurality of address lines and a plurality of data lines. array.
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、(a)アドレス配線のみを、その隣接す
る複数のアドレス配線の端部で相互に接続する高抵抗あ
るいは非線形抵抗特性を持つ複数の保護素子からなる第
1の共通電位橋絡部と、(b)データ配線のみを、その
隣接する複数のデータ配線の端部で相互に接続する高抵
抗あるいは非線形抵抗特性を持つ複数の保護素子からな
る第2の共通電位橋絡部と、(c)前記第1の共通電位
橋絡部の外側に位置し、複数のアドレス配線を互いに短
絡する第1の短絡用配線と、(d)前記第2の共通電位
導体帯の外側に位置し、複数のデータ配線を互いに短絡
する第2の短絡用配線とを具備することを特徴とする薄
膜トランジスタアレイ。5. A thin film transistor and a display electrode connected to one of a source electrode and a drain electrode of the thin film transistor are provided at each intersection of a plurality of address lines and a plurality of data lines arranged to intersect each other. In a thin film transistor array in which a plurality of gate electrodes of the thin film transistor are connected to the address wiring and a source electrode and a drain electrode are connected to the data wiring, respectively, a plurality of them are arranged in a matrix form. A first common potential bridging portion composed of a plurality of protection elements having high resistance or non-linear resistance characteristics, which are connected to each other at the ends of the address wirings, and (b) only the data wirings are connected to a plurality of adjacent data wirings. A second common potential bridge composed of a plurality of protective elements having high resistance or non-linear resistance characteristics which are connected to each other at the ends A first short-circuit wire located outside the first common-potential bridge section and short-circuiting a plurality of address wires with each other; and (d) a second common-potential conductor band. A thin film transistor array, comprising: a second short-circuiting line located outside and short-circuiting a plurality of data lines with each other.
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、(a)アドレス配線のみを、その隣接す
る複数のアドレス配線の端部で相互に接続する高抵抗あ
るいは非線形抵抗特性を持つ複数の保護素子からなる第
1の共通電位橋絡部と、(b)データ配線のみを、その
隣接する複数のデータ配線の端部で相互に接続する高抵
抗あるいは非線形抵抗特性を持つ複数の保護素子からな
る第2の共通電位橋絡部と、(c)前記第1の共通電位
橋絡部及び第2の共通電位橋絡部の外側に位置し、複数
のアドレス配線及び複数のデータ配線を互いに短絡する
ショートリングを具備することを特徴とする薄膜トラン
ジスタアレイ。6. A thin film transistor and a display electrode connected to one of a source electrode and a drain electrode of the thin film transistor are provided at each intersection of a plurality of address lines and a plurality of data lines arranged to intersect each other. In a thin film transistor array in which a plurality of gate electrodes of the thin film transistor are connected to the address wiring and a source electrode and a drain electrode are connected to the data wiring, respectively, a plurality of them are arranged in a matrix form. A first common potential bridging portion composed of a plurality of protection elements having high resistance or non-linear resistance characteristics, which are connected to each other at the ends of the address wirings, and (b) only the data wirings are connected to a plurality of adjacent data wirings. A second common potential bridge composed of a plurality of protective elements having high resistance or non-linear resistance characteristics which are connected to each other at the ends And a short ring located outside the first common potential bridging portion and the second common potential bridging portion and short-circuiting a plurality of address wirings and a plurality of data wirings. A thin film transistor array.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34760592A JPH06202151A (en) | 1992-12-28 | 1992-12-28 | Thin film transistor array |
KR1019930015725A KR100228520B1 (en) | 1992-08-13 | 1993-08-13 | Thin-film transistor array and liquid crystal display device for using thin-film transistor array |
NL9301406A NL194873C (en) | 1992-08-13 | 1993-08-13 | Thin film transistors array and liquid crystal display device using it. |
CN931092817A CN1065051C (en) | 1992-08-13 | 1993-08-13 | Thin-film transistor array and liquid crystal display device using the thin-film transistor array |
US08/406,644 US5504348A (en) | 1992-08-13 | 1995-03-20 | Thin-film transistor array and liquid crystal display device using the thin-film transistor array |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34760592A JPH06202151A (en) | 1992-12-28 | 1992-12-28 | Thin film transistor array |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06202151A true JPH06202151A (en) | 1994-07-22 |
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ID=18391352
Family Applications (1)
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---|---|---|---|
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Country | Link |
---|---|
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010116 |