JPH06201794A - Test circuit for semiconductor device - Google Patents
Test circuit for semiconductor deviceInfo
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- JPH06201794A JPH06201794A JP4348091A JP34809192A JPH06201794A JP H06201794 A JPH06201794 A JP H06201794A JP 4348091 A JP4348091 A JP 4348091A JP 34809192 A JP34809192 A JP 34809192A JP H06201794 A JPH06201794 A JP H06201794A
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- register
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置のテスト回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device test circuit.
【0002】[0002]
【従来の技術】近年、半導体装置における多ピン化、高
機能、高集積化は著しく、特にパッケージにおけるピン
数の問題はコストにかかわる重要な点として、その数に
無駄が許されない状況である。その反面、高機能化に伴
いテスト方法も複雑化し、テスト効率を上げるためには
複数の専用端子が必要となる。2. Description of the Related Art In recent years, the number of pins, the number of functions, and the degree of integration of semiconductor devices have been remarkably increased. On the other hand, as the functionality becomes higher, the test method becomes more complicated, and a plurality of dedicated terminals are required to improve the test efficiency.
【0003】図2は従来の半導体装置のテスト回路図で
ある。図2に示すように、テスト用の専用端子1をn本
設けた場合、テスト端子1の信号TEST1〜TEST
nの組み合わせにより、デコーダ2で2n通りのテスト
モードの設定が可能となる。テスト端子1の信号TES
T1〜TESTnの組み合わせで、デコーダ2を介して
テストイネーブル信号3のいずれかがアクティブとな
る。この信号をマルチプレクス等のコントロール信号と
して用い、半導体装置内部で閉じたメガセル間の信号の
テストを行う。FIG. 2 is a test circuit diagram of a conventional semiconductor device. As shown in FIG. 2, when n dedicated test terminals 1 are provided, the signals TEST1 to TEST of the test terminals 1 are transmitted.
The combination of n enables the decoder 2 to set 2n test modes. Signal TES of test terminal 1
Depending on the combination of T1 to TESTn, any of the test enable signals 3 becomes active via the decoder 2. This signal is used as a control signal for multiplexing or the like to test the signal between the mega cells closed inside the semiconductor device.
【0004】[0004]
【発明が解決しようとする課題】このように高機能の半
導体装置をテストしようとした場合、少なくとも2本以
上のテスト端子が必要であると考えられ、前に述べたピ
ン数の無駄が許されない昨今の状況から見ると相反する
傾向である。When testing a high-performance semiconductor device in this manner, it is considered that at least two or more test terminals are required, and the waste of the number of pins described above cannot be tolerated. From the recent situation, they tend to conflict with each other.
【0005】本発明は上記課題を解決するもので、複数
のテスト端子を必要としない半導体装置のテスト回路を
提供するものである。The present invention solves the above problems and provides a test circuit for a semiconductor device which does not require a plurality of test terminals.
【0006】[0006]
【課題を解決するための手段】本発明は上記目的を達成
するために、テストレジスタを半導体装置内に設け、前
記テストレジスタの値をもってデコーダを通し、テスト
イネーブル信号を生成する機能を備える。テストレジス
タのデータとしてはデータ・バスの値を用い、テスト端
子がイネーブル状態のときのみ設定可能となるように、
ライト信号とテスト信号とをゲートした信号をテストレ
ジスタのゲート信号として用いる。In order to achieve the above object, the present invention has a function of providing a test register in a semiconductor device and passing a decoder with the value of the test register to generate a test enable signal. The value of the data bus is used as the data of the test register, so that it can be set only when the test pin is enabled.
A signal obtained by gating the write signal and the test signal is used as the gate signal of the test register.
【0007】つまり、本発明の半導体装置のテスト回路
は、複数のメガセルを有し、チップの外に出ることなく
これらのメガセル間で接続された信号線と、それらの信
号線を半導体装置の外で検査できるようにマルチプレク
スとそれをコントロールするテスト端子を備えた構成で
ある。That is, the test circuit of the semiconductor device of the present invention has a plurality of megacells, and the signal lines connected between these megacells without going out of the chip, and the signal lines are connected to the outside of the semiconductor device. It has a multiplex and a test terminal to control it so that it can be inspected by.
【0008】[0008]
【作用】本発明は上記構成により、テストレジスタのデ
ータとしてはデータ・バスの値を用い、デコーダを通し
てテストイネーブル信号をレジスタの数に応じて生成す
るため、ゲート用のテスト端子のみで多数のテストモー
ドが設定可能となる。According to the present invention, the data bus value is used as the data of the test register and the test enable signal is generated through the decoder in accordance with the number of registers, so that a large number of test terminals for gates are used. The mode can be set.
【0009】[0009]
【実施例】図1は、本発明の一実施例における半導体装
置のテスト回路図である。1 is a test circuit diagram of a semiconductor device according to an embodiment of the present invention.
【0010】図1において、4は複数のレジスタからな
るテストレジスタ、5はテストレジスタ4のデータ端子
に接続されたデータバス、6はテスト端子、7はライト
端子、8はテスト端子6およびライト端子7を入力とす
るゲート回路、9はテストレジスタ4の出力信号を入力
とするデコーダ、10はデコーダ9の出力でテストレジ
スタ4の出力信号からデコードして生成されたテストイ
ネーブル信号である。In FIG. 1, 4 is a test register composed of a plurality of registers, 5 is a data bus connected to the data terminal of the test register 4, 6 is a test terminal, 7 is a write terminal, 8 is a test terminal 6 and a write terminal. A gate circuit having 7 as an input, 9 a decoder having an output signal of the test register 4 as an input, and 10 a test enable signal generated by decoding the output signal of the test register 4 at the output of the decoder 9.
【0011】データ・バス5を介してテストレジスタ4
にデータ値D0,……,Dnを設定し、テストレジスタ4
の出力をデコーダ9でデコードすることにより、複数の
テストイネーブル信号10を生成し、多機能のテストモ
ードを実現する。その際、テスト端子6は一つで、テス
ト端子6からのテスト信号TESTとライト端子7から
のライト信号NWRとがゲート回路8でゲートされ、そ
の出力である信号によりテストレジスタ4へデータバス
5を通してデータ値D0,……,Dnを取り込ませる。生
成されるテストイネーブル信号10は、テストレジスタ
4におけるレジスタの数をn個とすると2n本となる。
つまり、2n通りのテストモードの設定が可能となる。Test register 4 via data bus 5
Set the data values D 0 , ..., D n to the test register 4
The decoder 9 decodes the output of 1 to generate a plurality of test enable signals 10 and realize a multifunctional test mode. At that time, the number of test terminals 6 is one, and the test signal TEST from the test terminal 6 and the write signal NWR from the write terminal 7 are gated by the gate circuit 8. The data values D 0 , ..., D n are taken in through. The generated test enable signal 10 is 2n when the number of registers in the test register 4 is n.
That is, it is possible to set 2n different test modes.
【0012】[0012]
【発明の効果】本発明の半導体装置のテスト回路によれ
ば、テスト端子はテストのトリガ的信号を入力すればよ
く、複数のテスト端子を必要とせず、一つでよい。ま
た、テストレジスタにおけるレジスタ数に応じた数のテ
ストモードを実現でき、多機能のテストが可能となる。According to the test circuit of the semiconductor device of the present invention, it is sufficient that the test terminal inputs the test-triggering signal and does not need a plurality of test terminals, but only one. In addition, a number of test modes corresponding to the number of registers in the test register can be realized, and a multi-function test can be performed.
【図1】本発明の一実施例における半導体装置のテスト
回路の構成を示す図FIG. 1 is a diagram showing a configuration of a test circuit of a semiconductor device according to an embodiment of the present invention.
【図2】従来の半導体装置のテスト回路の構成の一例を
示す図FIG. 2 is a diagram showing an example of a configuration of a test circuit of a conventional semiconductor device.
1 テスト端子 2 デコーダ 3 テストイネーブル信号 4 テストレジスタ 5 データ・バス 6 テスト端子 7 ライト端子 8 ゲート回路 9 デコーダ 10 テストイネーブル信号 1 Test Terminal 2 Decoder 3 Test Enable Signal 4 Test Register 5 Data Bus 6 Test Terminal 7 Write Terminal 8 Gate Circuit 9 Decoder 10 Test Enable Signal
Claims (1)
ータバスを介して入力されるテストレジスタと、前記テ
ストレジスタの出力をデコードし、テストイネーブル信
号を生成するデコーダと、テスト信号を入力し、前記テ
ストレジスタがテスト可能状態であることを設定するテ
スト端子とを備えた半導体装置のテスト回路。1. A test register composed of a plurality of registers, to which data is input via a data bus, a decoder for decoding an output of the test register to generate a test enable signal, and a test signal to be input. A test circuit for a semiconductor device, comprising: a test terminal for setting that the test register is in a testable state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4348091A JPH06201794A (en) | 1992-12-28 | 1992-12-28 | Test circuit for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4348091A JPH06201794A (en) | 1992-12-28 | 1992-12-28 | Test circuit for semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06201794A true JPH06201794A (en) | 1994-07-22 |
Family
ID=18394681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4348091A Pending JPH06201794A (en) | 1992-12-28 | 1992-12-28 | Test circuit for semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06201794A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100396789B1 (en) * | 2000-10-11 | 2003-09-02 | 주식회사 하이닉스반도체 | Function change circuit for semiconductor memory device |
KR100437834B1 (en) * | 2001-12-28 | 2004-06-30 | 주식회사 하이닉스반도체 | Circuit for testing of semiconductor device |
KR100507867B1 (en) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | Semiconductor memory device having data bus sense amplifier |
-
1992
- 1992-12-28 JP JP4348091A patent/JPH06201794A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100396789B1 (en) * | 2000-10-11 | 2003-09-02 | 주식회사 하이닉스반도체 | Function change circuit for semiconductor memory device |
KR100507867B1 (en) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | Semiconductor memory device having data bus sense amplifier |
KR100437834B1 (en) * | 2001-12-28 | 2004-06-30 | 주식회사 하이닉스반도체 | Circuit for testing of semiconductor device |
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