JP3032624B2 - Scan cell device - Google Patents
Scan cell deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩの試験に用いら
れるスキャンセル装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a scan cell device used for testing an LSI.
【０００２】[0002]
【従来の技術】従来のスキャンセル３を図５に示す。こ
のスキャンセル３は通常のデータ入出力Ｄ，Ｑ及びシリ
アルデータ入出力ＳＩ，ＳＯを有している。ＬＳＩの試
験に上記スキャンセルを用いる場合は、一つのデータ線
に対し、一つのスキャンセルが用いられる。2. Description of the Related Art A conventional scan cell 3 is shown in FIG. The scan cell 3 has normal data input / outputs D and Q and serial data input / outputs SI and SO. When the above-described scan cell is used for an LSI test, one scan cell is used for one data line.
【０００３】[0003]
【発明が解決しようとする課題】上述のように、ＬＳＩ
の試験を行う場合は、一つのデータ線に対し、一つのス
キャンセルが用いられるため、データ線が多い場合はス
キャンセルのチップに占める面積が増加するとともにこ
れらのスキャンセルを直列に接続したスキャンチェーン
の長さが増大することが問題となっていた。特に、例え
ばＬＳＩに内蔵されている多ビットメモリをスキャンセ
ルを用いて試験する場合には、データの数に対応するだ
けのスキャンセルを配置しなければならず、チップ面積
の増大、スキャンチェーンの長大化によるテストパター
ンの長さが長くなることが大きな問題となっていた。As described above, the LSI
When performing a test, one scan cell is used for one data line, so if there are many data lines, the area occupied by the scan cell chip increases and a scan in which these scan cells are connected in series is performed. The problem is that the chain length increases. In particular, for example, when a multi-bit memory built in an LSI is tested using scan cells, scan cells must be arranged corresponding to the number of data, which increases the chip area and increases the scan chain size. It has been a big problem that the length of the test pattern becomes longer due to the increase in length.
【０００４】本発明は上記事情を考慮してなされたもの
であって、チップ面積の増大及びスキャンチェーンの長
大化を可及的に抑制することのできるスキャンセル装置
を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and has as its object to provide a scan cell device capable of suppressing an increase in chip area and an increase in scan chain length as much as possible. .
【０００５】[0005]
【課題を解決するための手段】本発明のスキャンセル装
置は、多入力データがすべて一致しているかどうかを判
定する判定手段と、この判定手段の出力を受けるデータ
入力、通常のデータ出力、及びシリアルデータ入出力を
有するスキャンセル部と、を備えていることを特徴とす
る。SUMMARY OF THE INVENTION A scan cell apparatus according to the present invention comprises: a judgment circuit for judging whether or not all input data are identical; a data input receiving an output of the judgment circuit; a normal data output; A scan cell unit having serial data input / output.
【０００６】[0006]
【作用】このように構成された本発明のスキャンセル装
置によれば、多入力データがすべて一致しているかどう
かが判定手段によって判定され、この判定結果がスキャ
ンセル部のデータ入力に送られる。これにより、従来と
異なり、入力データ毎にスキャンセルを設ける必要がな
くなり、チップ面積の増大及びスキャンチェーンの長大
化を可及的に抑制することができる。According to the scan cell apparatus of the present invention constructed as described above, it is determined by the determining means whether or not all pieces of input data match, and the determination result is sent to the data input of the scan cell section. Thus, unlike the related art, it is not necessary to provide a scan cell for each input data, and an increase in chip area and an increase in scan chain length can be suppressed as much as possible.
【０００７】[0007]
【実施例】本発明によるスキャンセル装置の第１の実施
例の構成を図１に示す。この実施例のスキャンセル装置
１は従来のスキャンセル（スキャンセル部ともいう）３
と、このスキャンセル部３の前段に設けられる判定回路
４とを備えている。この判定回路４はｎ個の入力データ
ｄ1 ，…ｄn がすべて一致しているかどうかを判定し、
この判定結果をスキャンセル部３のデータ入力Ｄに送出
する。この実施例のスキャンセル装置１を、例えばＬＳ
Ｉを試験する際のデータ出力用スキャンセルとして用い
れば、従来ｎ個のデータ出力用スキャンセルが必要であ
ったのが１個で済み、これによりチップ面積の増大及び
スキャンチェーンの長大化を可及的に抑制することがで
きる。FIG. 1 shows the configuration of a first embodiment of a scan cell apparatus according to the present invention. The scan cell apparatus 1 according to this embodiment includes a conventional scan cell (also referred to as a scan cell section) 3.
And a determination circuit 4 provided before the scan cell unit 3. The judgment circuit 4 judges whether the n input data d 1, is ... d n are all match,
This determination result is sent to the data input D of the scan cell unit 3. The scan cell device 1 of this embodiment is, for example, LS
If I is used as a data output scan cell for testing I, only one data output scan cell was required in the past, but only one data scan cell was required, thereby increasing the chip area and lengthening the scan chain. As much as possible.
【０００８】なお、判定回路４の一具体例を図２に示
す。この具体例の判定回路４は、ＯＲゲート４ａと、Ｎ
ＡＮＤゲート４ｂ，４ｃとを有している。ＯＲゲート４
ａ及びＮＡＮＤゲート４ｂはｎ個の入力データｄ1 ，…
ｄnに基づいて動作し、ＮＡＮＤゲート４ｃはＯＲゲー
ト４ａとＮＡＮＤゲート４ｂの出力に基づいて動作し、
動作信号をスキャンセル３のデータ入力Ｄに送出する。
図２において、入力データｄ1 ｄ2 …ｄn がすべて
“０”で一致していれば、ＯＲゲート４ａの出力は
“０”で、ＮＡＮＤゲート４ｂの出力は“１”となり、
ＮＡＮＤゲート４ｃの出力は“１”となる。逆に入力デ
ータｄ1 ｄ2 …ｄn がすべて“１”で一致していれば、
ＯＲゲート４ａの出力は“１”、ＮＡＮＤゲート４ｂの
出力は“０”となり、ＮＡＮＤゲート４ｃの出力は
“１”となる。すなわち、入力データｄ1 ｄ2 …ｄn が
一致しておれば、データ入力Ｄへの入力は“１”とな
る。次に入力データｄ1 ｄ2 …ｄn が一致していない、
すなわちデータ“１”と“０”が混在している場合は、
ＯＲゲート４ａ及びＮＡＮＤゲート４ｂの両出力とも
“１”になり、ＮＡＮＤゲート４ｃの出力は“０”とな
る。すなわち、入力データｄ1ｄ2 …ｄn が不一致であ
れば、データ入力Ｄへの入力は“０”となり、一致か不
一致かの認識ができる。FIG. 2 shows a specific example of the judgment circuit 4. The determination circuit 4 of this specific example includes an OR gate 4a,
It has AND gates 4b and 4c. OR gate 4
a and the NAND gate 4b are connected to n pieces of input data d 1 ,.
operates on the basis of the d n, NAND gate 4c operates on the basis of the output of the OR gate 4a and the NAND gate 4b,
An operation signal is sent to data input D of scan cell 3.
2, If they match the input data d 1 d 2 ... d n are all "0", the output of the OR gate 4a is "0", the output of the NAND gate 4b is "1",
The output of the NAND gate 4c becomes "1". If the input data d 1 d 2 ... d n the contrary, they match at all "1",
The output of the OR gate 4a is "1", the output of the NAND gate 4b is "0", and the output of the NAND gate 4c is "1". That is, I input data d 1 d 2 ... d n are the same, the input to the data input D is "1". Then input data d 1 d 2 ... d n do not match,
That is, when data “1” and “0” are mixed,
Both outputs of the OR gate 4a and the NAND gate 4b become "1", and the output of the NAND gate 4c becomes "0". That is, when the mismatch input data d 1 d 2 ... d n, input to the data input D can "0", whether matched or mismatched recognition.
【０００９】次に、本発明によるスキャンセル装置１の
第２の実施例の構成を図３に示す。この実施例のスキャ
ンセル装置１は、第１の実施例において判定回路４の前
段にラッチ回路５を設けたものである。このラッチ回路
５は、クロック入力ＣLTに基づいて所定のタイミングで
入力データｄ1 ，…ｄn を取込む。したがって、この第
２の実施例のスキャンセル装置は第１の実施例と同様の
効果を得ることができるとともに、タイミング遅延測定
の検査にも用いることができる。本発明によるスキャン
セル装置１の第３の実施例の構成を図４に示す。この実
施例のスキャンセル１は、第１の実施例において、判定
回路４の前段に入力データｄ1 ，…ｄn を受けるデマル
チプレクサ９を設けたものであって、入力データｄ1 ，
…ｄnが判定回路４に行く場合と、外部に直接に出力さ
れる場合（スルーモードともいう）の選択ができるよう
にしたものである。この第３の実施例のスキャンセル装
置も第１の実施例のものと同等の効果を得ることができ
る。Next, the configuration of a second embodiment of the scan cell apparatus 1 according to the present invention is shown in FIG. The scan cell device 1 of this embodiment is different from the first embodiment in that a latch circuit 5 is provided at a stage preceding the determination circuit 4. The latch circuit 5, the input data d 1 at a predetermined timing based on the clock input C LT, taking in ... d n. Therefore, the scan cell apparatus according to the second embodiment can obtain the same effects as those of the first embodiment, and can be used for inspection of timing delay measurement. FIG. 4 shows the configuration of a third embodiment of the scan cell apparatus 1 according to the present invention. Scan 1 of this embodiment, in the first embodiment, the input data d 1 in front of the decision circuit 4, ... it is those provided demultiplexer 9 for receiving a d n, the input data d 1,
.. Can be selected between a case where dn goes to the judgment circuit 4 and a case where it is directly output to the outside (also called a through mode). The scan cell device of the third embodiment can also obtain the same effect as that of the first embodiment.
【００１０】[0010]
【発明の効果】本発明によれば、チップ面積の増大及び
スキャンチエーンの長大化を抑制することができる。According to the present invention, an increase in chip area and an increase in scan chain length can be suppressed.
【図１】本発明の第１の実施例の構成を示すブロック
図。FIG. 1 is a block diagram showing the configuration of a first embodiment of the present invention.
【図２】本発明にかかる判定回路を具体的に示したスキ
ャンセル装置の構成を示すブロック図。FIG. 2 is a block diagram showing a configuration of a scan cell device specifically showing a determination circuit according to the present invention.
【図３】本発明の第２の実施例の構成を示すブロック
図。FIG. 3 is a block diagram showing a configuration of a second exemplary embodiment of the present invention.
【図４】本発明の第３の実施例の構成を示すブロック
図。FIG. 4 is a block diagram showing the configuration of a third embodiment of the present invention.
【図５】従来のスキャンセルを示すブロック図。FIG. 5 is a block diagram showing a conventional scan cell.
１ スキャンセル装置 ３ スキャンセル部（従来のスキャンセル） ４ 判定回路 1 scan cell device 3 scan cell section (conventional scan cell)
Claims (2)
かを判定する判定手段と、 この判定手段の出力を受けるデータ入力、通常のデータ
出力、及びシリアルデータ入出力を有するスキャンセル
部と、を備えていることを特徴とするスキャンセル装
置。1. A determining means for determining whether all input data coincide with each other, and a data input receiving an output of the determining means, a normal data output, and a scan cell unit having a serial data input / output. A scan cell device, comprising:
で前記多入力データをラッチするラッチ手段を前記判定
手段の前段に設けたことを特徴とする請求項１記載のス
キャンセル装置。2. The scan cell apparatus according to claim 1, wherein a latch means for latching the multi-input data at a predetermined timing based on a clock input is provided at a stage preceding the determination means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259268A JP3032624B2 (en) | 1991-10-07 | 1991-10-07 | Scan cell device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259268A JP3032624B2 (en) | 1991-10-07 | 1991-10-07 | Scan cell device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0599990A JPH0599990A (en) | 1993-04-23 |
| JP3032624B2 true JP3032624B2 (en) | 2000-04-17 |
Family
ID=17331743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259268A Expired - Fee Related JP3032624B2 (en) | 1991-10-07 | 1991-10-07 | Scan cell device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3032624B2 (en) |
-
1991
- 1991-10-07 JP JP3259268A patent/JP3032624B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0599990A (en) | 1993-04-23 |
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