JPH06197068A - ページング受信機 - Google Patents

Abstract

(57)【要約】 【目的】 有料の情報提供サービスに係る受信が可能
で、かつこの受信利用料金上の問題が生じないページン
グ受信機を提供する。 【構成】 ＣＰＵ１により制御する構成とし、着脱自在
な記憶ユニット、すなわちＲＯＭカード７を設け、これ
に情報提供サービスを受ける際の受信制御データおよび
更に何回、上記サービスを受け得るかという残り受信可
能回数を記憶し、上記サービスの受信がある毎に上記回
数を１だけ小さくしていくようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明は、有料で行なわれる情報提
供を受信するページング受信機に関する。

【０００２】

【発明の背景】現在のページングシステムでは特定のペ
ージング受信機の呼出しだけでなく、呼出したページン
グ受信機へのメッセージの送信が行なえるようになって
いる。また、このようなページングシステムを利用して
株式や貴金属相場等の情報を提供する情報提供サービス
も実施され始めている。ところで、従来、この種のサー
ビスは月極め等の契約で利用料を支払うようになってい
るが、これにはサービス提供側から見れば利用料の滞納
等の問題があり、また利用者側から見れば利用度と料金
が対応せず利用料が割高に設定される傾向にあるという
問題があった。

【０００３】

【発明の目的】本発明は、上記の如き背景に鑑みてなさ
れたもので、情報提供サービスに係る受信ができ、かつ
該情報提供サービスの利用料上の問題を生じないページ
ング受信機の提供を目的とする。

【０００４】

【発明の要点】本発明は、上記目的を達成するために、
着脱可能な記憶ユニットを設け、これに情報提供サービ
スを受ける際の受信制御データおよび更に何回、情報提
供サービスを受け得るかという残り受信可能回数を記憶
し、情報提供サービスを受ける受信がある毎に上記残り
受信可能回数を１だけ小さいものに書替ていくようにし
たことを要旨とする。

【０００５】

【実施例】以下、図面に示す一実施例に基づき本発明を
具体的に説明する。

【０００６】送信信号フォーマット 先ず、実施例に係るページング受信機が用いられるペー
ジングシステムにおける送信信号フォーマットを図１を
参照して説明する。図１（Ａ）は全体フォーマットを示
し、送信信号はプリアンブル信号Ａとそれに続く複数の
バッチＢ、Ｃ……よりなっている。プリアンブル信号Ａ
は送信信号と受信機とのビット同期をとるためのもので
「１０１０１０１……」の“１”と“０”の繰返しパタ
ーンで５７６ビット連続している。また同図（Ｂ）は上
記各バッチのフォーマットを示すもので同期コードＳＣ
と第１から第８までの８つのフレームより構成され、１
フレームは２コードワードから成っている。同期コード
ＳＣと１コードワードは共に３２ビット構成で、コード
ワードには呼出番号を示すアドレスコードワードとメッ
セージを示すメッセージコ−ドワードに分けられる。同
図（Ｃ）にアドレスコードワードを、同図（Ｄ）にメッ
セージコードワードを示す。アドレスコードワードは、
第１ビットがアドレスコードワードかメッセージコード
ワードかを区別するメッセージフラグであり、アドレス
コードワードの場合はこのビットが“０”である。第２
〜１９ビットがアドレスデータを表わすアドレスビッ
ト、第２０、２１ビットが表示形態、報音形態を示すフ
ァンクションビット、第２２〜３１ビットがＢＣＨパリ
ティビット、第３２ビットがイーブンパリティビットで
ある。メッセージコードワードは、第１ビットがメッセ
ージフラグでメッセージコードワードを示す“１”が設
定されており、第２〜２１ビットがメッセージデータを
表わすメッセ−ジビット、第２２〜３１ビットがＢＣＨ
パリティビット、第３２ビットがイーブンパリティビッ
トである。また、同期コードワードＳＣでは３２ビット
が特定のパターンとなっている。上述した信号は、アド
レスコ−ドワ−ドのアドレスデ−タと、当該アドレスコ
−ドワ−ドを送信するフレ−ムの順位とによって、ペ−
ジング受信機を選択的に呼出す方式の信号である。従っ
て各ペ−ジング受信機には、個別呼出しを受ける為に、
１つのアドレスと１つのフレ−ム（例えば第２のフレ−
ム）が割当られている。なお、アドレスは必要に応じて
２つ割当てられる場合もある。この場合、一方のアドレ
スは通常の個別呼出しに用いられ、他方のアドレスは緊
急呼出しや当該受信機と同一のフレ−ムが割当てられて
いる当該受信機を含む数個のペ−ジング受信機からなる
グル−プの同時呼出しに用いられる。また、情報提供サ
−ビスを受ける契約をしているペ−ジング受信機には、
上記個別呼出しを受ける為のアドレス及びフレ−ムとは
別個に、情報提供サ−ビスを受ける為のアドレス及びフ
レ−ム（例えば第５フレ−ム）が更に割当てられてい
る。メッセージを送信する場合は、先頭にアドレスコー
ドワードが付加され、その後、必要な長さだけのメッセ
ージコードワードが送られる。なお送信は、１ワードあ
たり６２．５ｍｓ（以下、１ワード時間という）の送信
スピードで行なわれ、また受信機側での受信ミスを少な
くするため同一の内容（アドレスおよびメッセージ）の
ものが所定時間後、例えば６０秒後に再送信される。然
して、上記の如きフレーム割当てを行ったページングシ
ステムでは、情報提供を目的とした多数のページング受
信機の一斉呼出を極めて効率よく行える。

【０００７】構 成 図２は、本実施例に係るページング受信機の回路構成を
示す。すなわち、ＣＰＵ１を中心に、他の回路部がこれ
に接続する構成となっている。ＣＰＵ１は内蔵するＲＯ
Ｍのプログラムに従って各回路部を制御する。受信部３
はアンテナ２で受信された電波を復調する受信部であ
る。ＩＤ−ＲＯＭ５は当該ページング受信機に個別的に
割当られているフレームやアドレス等デ−タを記憶し、
デコーダ部４の制御の下に記憶しているフレームやアド
レス等デ−タをデコーダ部４に送出する。デコーダ部４
は受信部３で復調された受信信号を上記ＩＤ−ＲＯＭ５
からのデータに基づいて解読し、それが自己に対して送
信されてきたものであるときは、呼出検出信号及び続い
て受信されるメッセ−ジデ−タをＣＰＵ１に送ると共に
スイッチＳＷ₂をオン・オフ制御する回路部である。ス
イッチＳＷ₂はデコーダ部４によりオン・オフ制御さ
れ、電源６からスイッチＳＷ₁を介して受信部３へ与え
られる電源供給を断続する。スイッチＳＷ₁は使用者の
操作によりオン・オフされるマニュアルスイッチであ
り、電源６からデコーダ部４等への電源供給を断続す
る。ＲＯＭカード７は、ＥＥＰＲＯＭからなり、着脱可
能に取付けられ、情報提供サービスを受けるための受信
制御データ（例えば、フレームナンバーやアドレスデ−
タ）および今後、更に何回、情報提供を受け得るかとい
う残り受信可能回数（以下、「残り受信回数」という）
を記憶している。メッセージメモリ８はメモリエリアが
複数に分割され、受信したメッセージをメッセ−ジの種
類に応じてそれぞれ異なるメモリエリアに記憶するメモ
リである。スイッチ回路９は、多数のスイッチを備え操
作されたスイッチに対応するスイッチ入力信号をＣＰＵ
１に送出する回路部である。ＬＥＤドライバー１０はＣ
ＰＵ１の制御の下に、ＬＥＤ１１を点滅し、当該ページ
ング受信機に対する呼出しがあった旨の報知を行なう。
ブザードライバ１２はＣＰＵ１の制御の下にブザー１３
を駆動し、呼出し報知等の各種報知を行なう。表示部１
４は、ＣＰＵ１の制御を受け、メッセージメモリ８に記
憶されている受信メッセージ等を表示する回路部であ
る。

【０００８】図３は前記デコーダ部４の構成を詳細に示
すものである。ビット同期回路２０は前記受信部３で復
調された“１”、“０”のビット列からなる受信信号を
入力し、このビット列と後述のタイミング制御回路２１
で発生される内部クロックとの同期をとるための回路
で、同期のとれたビット列としての受信信号をプリアン
ブル検出回路２２、同期信号検出回路２３およびＢＣＨ
補正回路２４に送出する。タイミング制御回路２１は発
振回路、３２進のビットカウンタおよび１７進のワード
カウンタ等を有し、受信信号の周波数と同じ周波数のク
ロックを発生すると共に、プリアンブル検出回路２２、
同期信号検出回路２３の検出信号及び後述するフレ−ム
レジスタ２９、３０にセットされているフレ−ムデ−タ
を得て該デコーダ部４全体のタイミング制御を行ない、
信号の読込みタイミングおよび各回路部の動作順序を定
める。プリアンブル検出回路２２は、受信信号すなわち
ビット同期回路２０からのビット列の中のプリアンブル
信号Ａを検出する回路であり、例えば継続して８ビット
にわたって“０”、“１”の繰返しを検出したときにプ
リアンブル信号Ａを検出したとして検出信号を上記タイ
ミング制御回路２１に送出する。同期信号検出回路２３
は受信信号中の同期コードＳＣを検出し、検出信号を上
記タイミング制御回路２１および後述のＳＣ不一致カウ
ンタ２５に送出する回路である。ＢＣＨ補正回路２４は
図１（Ｃ）（Ｄ）に示すようにＢＣＨパリティコードが
付加されてくる受信信号に対しＢＣＨ誤り訂正処理を行
ない、訂正済のデータをデータ処理回路４６およびアド
レス比較回路３７〜４２に送出すると共に訂正が不能の
エラーがあった場合は、エラーフラグ用の信号を送出す
る。ＳＣ不一致カウンタ２５は、タイミング制御回路２
１中のワードカウンタのキャリー出力で１だけカウント
アップし、同期信号検出回路２３からの検出信号によっ
てリセットされるカウンタを有し、該カウンタの計数値
が、ＳＣリトライレジスタ２８にセットされている同期
ずれの許容限度回数に到ったときに信号をバッテリーセ
ーブ信号デコータ２６に送出する回路である。バッテリ
ーセーブ信号デコータ２６は、タイミング制御回路２
１、ＳＣ不一致カウンタ２５或いはＣＰＵ１からの信号
を受けてスイッチＳＷ₂をオン・オフ制御する回路であ
る。

【０００９】ＩＤ−ＲＯＭ制御デコーダ２７はスイッチ
ＳＷ₁がオン状態になったときＣＰＵ１から送られてく
る信号を受けて前記ＩＤ−ＲＯＭ５に信号を送ってこれ
を制御する回路である。ＳＣリトライレジスタ２８、フ
レームレジスタ２９およびアドレスレジスタ３１、３２
は、上記ＩＤ−ＲＯＭ制御デコーダ２７の制御を受けて
ＩＤ−ＲＯＭ５から、順次、送られてくるデータをそれ
ぞれセットするレジスタである。すなわち、ＳＣリトラ
イレジスタ２８は同期ずれの許容限度回数、フレームレ
ジスタ２９は当該ページング受信機の個別呼出し等に係
るフレームナンバー（第１フレームは１、第２フレーム
は２……第８フレームは８とする）、例えば２がセット
され、また、アドレスレジスタ３１、３２は、フレーム
レジスタ２９にセットされているフレームナンバーのフ
レームにおけるアドレスが、それぞれセットされるレジ
スタで、例えば、アドレスレジスタ３１は当該受信機だ
けを個別に呼び出す場合に用いられるアドレスがセット
され、アドレスレジスタ３２は当該受信機を含む数個の
受信機からなるグループを一斉に呼び出す場合に用いら
れるアドレスがセットされる。なお、アドレスレジスタ
３１、３２は、タイミング制御回路２１の制御を受けた
フレームレジスタ２９により制御され、セットしている
アドレスをそれぞれアドレス比較回路３７、３８に送出
する。フレームレジスタ３０、アドレスレジスタ３３〜
３６はスイッチＳＷ₁がオン状態とされた時点に、この
ページング受信機の本体部にＲＯＭカード７が取付けら
れている場合、該ＲＯＭカード７に記憶されている受信
制御データがＣＰＵ１から送られてきて、順次、セット
されるレジスタである。すなわちフレームレジスタ３０
は情報提供サービスを受けるために用いるフレームのフ
レームナンバー例えば５がセットされ、アドレスレジス
タ３３〜３６には、フレームレジスタ３０にセットされ
ているフレームナンバーのフレーム（すなわち第５フレ
ーム）におけるアドレスが、それぞれセットされるレジ
スタで、例えばアドレスレジスタ３３は金相場情報、ア
ドレスレジスタ３４はＡ社の株価情報、アドレスレジス
タ３５は特定地方の天気予報、アドレスレジスタ３６は
競馬情報といった具合に各契約情報を受けとるときのア
ドレスがそれぞれセットされる。なお、アドレスレジス
タ３３〜３６はタイミング制御回路２１の制御を受けた
フレームレジスタ３０により制御され、セットしている
アドレスをそれぞれアドレス比較回路３９〜４２に送出
する。アドレス比較回路３７〜４２は、タイミング制御
回路２１に制御され、ＢＣＨ補正回路２４から送られて
くる受信したアドレスと、それぞれアドレスレジスタ３
１〜３６から送られてくるアドレスを比較し、一致した
場合に一致検出信号をオアゲート４３を介してアドレス
メッセージデコーダ４４に送出するとともに一致検出信
号と一致検出されたアドレスデータに付加されていた２
ビットのファンクションビットデータとをアドレス処理
回路４５に送出する回路である。なお、オアゲ−ト４３
の出力は受信継続指令信号としてバッテリ−セ−ブ信号
デコ−ダ２６へも送出される。アドレスメッセージデコ
ーダ４４はオアゲート４３を介して送られてくる信号を
受けて先ず、アドレス処理回路４５に動作指令信号を送
り、その後、一定時間経過後にデータ処理回路４６に動
作指令信号を送出する回路である。アドレス処理回路４
５はアドレスメッセージデコーダ４４からの動作指令信
号を受けて動作をし、その時点に一致検出信号を送って
きているアドレス比較回路（アドレス比較回路３７〜４
２のいずれか）に係るアドレス種別データとファンクシ
ョンビットデータとをＣＰＵ１で用いられる並列ビット
信号にしてＣＰＵ１に送出する回路であり、例えば各ア
ドレス比較回路からの出力６ビットと一致検出されたア
ドレスに付加されたファンクションビット２ビットから
なる並列８ビット信号を出力する。またデータ処理回路
４６はアドレスメッセージデコーダ４４からの動作指令
信号を受け動作を開始し、タイミング制御回路２１の制
御の下にＢＣＨ補正回路２４から直列信号で与えられる
メッセージをＣＰＵ１で用いられる並列ビット信号にし
てＣＰＵ１に送出する回路である。

【００１０】図４はＥＥＰＲＯＭであるＲＯＭカード７
の内部構成を示すものである。すなわち、行アドレス１
〜４の行はアドレスデータメモリＡＭを構成し、各行に
はそれぞれアドレスレジスタ３３〜３６にセットされる
アドレスすなわち情報提供サービスを受けるときに用い
るアドレスが固定的に記憶されている。また行アドレス
５の行はフレームデータメモリＦＭとなっており、フレ
ームレジスタ３０にセットされるフレームナンバーすな
わち情報提供サービスを受けるときのフレームのフレー
ムナンバーが固定的に記憶されている。更に、行アドレ
ス６の行は残り受信回数メモリＮＭとなっており、前記
残り受信回数でが記憶される。すなわち、該メモリに
は、情報提供側と情報を受ける側の契約により、当初、
情報提供の総回数が記憶され情報提供に係る受信を行な
う毎に、その時点に記憶している回数から１を減じた値
で電気的に書替えられていく。

【００１１】図５は、本実施例のペ−ジング受信機の外
観を示す。すなわち同図（ａ）は、ＲＯＭカード７を除
いた本体部１５を示し、同図（ｂ）はＲＯＭカード７を
示す。情報提供サービスを受けるときは、本体部１５の
右側面に構成されている取付部１６にＲＯＭカード７を
端子部７ａ側から挿入して取付ける。本体部１５上面の
表示部１４は第一副表示部１４ａ、第二副表示部１４
ｂ、第一主表示部１４ｃおよび第二主表示部１４ｄから
なり、第一副表示部１４ａには受信があったときブザー
１３が鳴るようになっているか鳴らないようになってい
るか（会議中等に利用する）すなわち鳴音、無音状態の
いずれにセットされているかの表示および電源６のバッ
テリー寿命を示す表示等がなされ、第二副表示部１４ｂ
には受信があったとき、アドレスレジスタ３１〜３６の
いずれにセットされているアドレスによって受信したも
のであるかという表示およびそれがメッセージメモリ８
のいずれのメモリに記憶されたかを示す表示がなされ
る。そして第一主表示部１４ｃおよび第二主表示部１４
ｄには受信したメッセージ等が表示されるが、第一主表
示部１４ｃの右端部には、メッセージを表示中は、その
メッセージの受信時刻が表示され、通常時（受信内容を
第一主表示部１４ｃ、第二主表示部１４ｄに表示せし
め、これらを確認している時以外の時）は、現在時刻が
表示されている。また本体部１５上面にはモードスイッ
チＳＷ₃、読出スイッチＳＷ₄、ページスイッチＳＷ₅が
配されている。モードスイッチＳＷ₃はモードの切換に
用いられるスイッチで、操作の度に受信或いはアドレス
レジスタ３１、３２のアドレスにより受信してメッセー
ジメモリ８に記憶しているメッセージを表示部１４に表
示せしめるときの通常モード、第一主表示部１４ｃに表
示している現在時刻を修正する修正モードおよび受信記
憶している各種の提供情報をそれぞれ表示する各表示モ
ードと、順次、サイクリックにモードを切換ていく。読
出スイッチＳＷ₄は過去に受信してメッセージメモリ８
に記憶しておいた数回にわたる受信メッセージを、順
次、表示部１４に表示していくときに操作するスイッチ
である。ページスイッチＳＷ₅は、読出スイッチＳＷ₄で
指定した受信メッセージが一画面で表示できないときに
後続のメッセ−ジデ−タ部を表示するためのスイッチで
ある。

【００１２】動 作 次に、上記の如くに構成された本実施例の動作を説明す
る。使用者により、スイッチＳＷ₁がオン状態とされた
とき、ＣＰＵ１は、これを検出し、デコーダ部４のＩＤ
−ＲＯＭ制御デコーダ２７に起動信号を出力すると共に
ＲＯＭカード７が取付けられているときは、その記憶デ
ータを読出し、それらをフレームレジスタ３０、アドレ
スレジスタ３３〜３６に送ってセットする。そして上記
起動信号を受けたＩＤ−ＲＯＭ制御デコーダ２７はＩＤ
−ＲＯＭ５に制御信号を送り、その記憶データを出力せ
しめ、それらをＳＣリトライレジスタ２８、フレームレ
ジスタ２９、アドレスレジスタ３１および３２にセット
せしめる。これにより、以上の動作の後にはＳＣリトラ
イレジスタ２８には、ＳＣリトライデータ、フレームレ
ジスタ２９には当該ページング受信機だけ或いは当該ペ
ージング受信機を含む数個のページング受信機からなる
グループ全体の呼出しに用いられるフレームのフレーム
ナンバーすなわち２、アドレスレジスタ３１には上記フ
レームレジスタ２９に係るフレーム（すなわち第２フレ
ーム）で個別呼出しを受けるときのアドレス、アドレス
レジスタ３２には上記フレームレジスタ２９に係るフレ
ームでグループ呼出しを受けるときのアドレス、フレー
ムレジスタ３０には情報提供サービスを受けるときに用
いられるフレームのフレームナンバーすなわち５、アド
レスレジスタ３３〜３６にはフレームレジスタ３０に係
るフレーム（すなわち第５フレーム）で呼出しを受ける
ときの各アドレスがそれぞれセットされる。

【００１３】次いで、ＣＰＵ１からは、バッテリーセー
ブ信号デコータ２６に制御信号が送られ、これにより該
バッテリーセーブ信号デコータ２６はプレアンブルサー
チ動作に入る。すなわちスイッチＳＷ₂を、図６に示す
如く、１７ワード時間（前記の如く１ワード時間は１ワ
ードを送受信するに要する時間）を周期として１ワード
時間だけオン状態とする。一方、プリアンブル信号Ａは
１回につき１８ワード時間だけ継続して送られてくるの
で、このプリアンブル信号Ａが２回送られてくる間に
は、必然的にスイッチＳＷ₂がオン状態のときにプリア
ンブル信号Ａが送られてくるタイミングが存在する。そ
して、このタイミングすなわちスイッチＳＷ₂がオン状
態となっているときにプリアンブル信号Ａが送られてき
たときは、電源６からスイッチＳＷ₁、ＳＷ₂を介して受
信部３に電源供給がなされており（図２参照）、プリア
ンブル信号Ａはアンテナ２、受信部３を経てビット列と
してデコーダ部４のビット同期回路２０に入力する。そ
してこのプリアンブル信号Ａはこのビット同期回路２０
で回路動作タイミングと同期がとられ、その上でプリア
ンブル検出回路２２に送出される。このときプリアンブ
ル検出回路２２は送られてきた信号がプリアンブル信号
Ａであることすなわち“０”、“１”の繰返しが８ビッ
ト以上続くことを検出して検出信号をタイミング制御回
路２１に送出する。検出信号を受けたタイミング制御回
路２１はバッテリーセーブ信号デコータ２６に制御信号
を送り、前記プリアンブルサーチ動作を停止し、スイッ
チＳＷ₂を継続的にオン状態とする同期コードサーチ動
作を行なわしめる（図６参照）。すなわちビット同期回
路２０からのビット列を、順次、入力している同期信号
検出回路２３には、１ビット入力するたびにこれと、そ
れ以前に送られてきた３１ビットと合わせて３２ビット
（１ワードすなわち同期コードパターンのビット数）単
位で所定の同期コードパターンとなっているかを調べさ
せる。そして、同期信号検出回路２３が同期コードＳＣ
を検出したときは、この同期信号検出回路２３から検出
信号がタイミング制御回路２１内のビットカウンタ、ワ
ードカウンタをリセットする。これにより、ワ−ド同期
が確立する。而して、タイミング制御回路２１は、バッ
テリーセーブ信号デコータ２６に制御信号を送り、図７
に示すように、同期コードが送られてくるタイミング
と、当該ページング受信機が割当てられているフレーム
すなわちフレームナンバー２と５のタイミングにのみス
イッチＳＷ₂をオン状態とし、それらのタイミングにの
み受信部３に電源を供給し（実際には、８ビット時間程
度前から電源を供給する）、受信を行なう。すなわち当
該ページング受信機が呼出される可能性のあるときにの
み受信を行なう。なお上記同期コードサーチ動作に入っ
て６４ワード時間内に同期コードＳＣが検出されなかっ
たときは、前記プレアンブルサーチ動作に戻る。

【００１４】次に上記フレームナンバー２および５のタ
イミングにおける動作を各タイミングに分けて説明す
る。

【００１５】先ず、フレームナンバー２のタイミングに
おいては、アドレスコードワードを受信しそのアドレス
はビット同期回路２０からＢＣＨ補正回路２４に送ら
れ、ここでＢＣＨ誤り訂正処理が行なわれ、その上でア
ドレス比較回路３７〜４２に与えられる。また該タイミ
ングには上記アドレスの受信の有無に拘らずタイミング
制御回路２１からフレームレジスタ２９に制御信号が送
られ、これによりフレームレジスタ２９から、これが管
理するアドレスレジスタ３１、３２に制御信号が与えら
れ、これらにセットされているアドレスデ−タがビット
列としてそれぞれアドレス比較回路３７、３８に送出さ
れる。

【００１６】而して、アドレス比較回路３７、３８は、
ＢＣＨ補正回路２４から受信したアドレスが送られてき
ているときはそれと、当該ページング受信機に割当てら
れているアドレス（すなわちアドレスレジスタ３１、３
２にセットされておりそれから送られてきたアドレス）
とを比較して両者が一致しているか、すなわち当該ペー
ジング受信機が呼出されているかを判断する。このとき
アドレス比較回路３７、３８のいずれかがアドレスの一
致を検出したときは、そのアドレス比較回路から検出信
号がオアゲート４３を介してバッテリ−セ−ブ信号デコ
−ダ２６とアドレスメッセージデコーダ４４に送られ
る。バッテリ−セ−ブ信号デコ−ダ２６は、この検出信
号を受けてスイッチＳＷ₂を継続してオン状態に維持
し、受信の継続を行なう。また、アドレスメッセージデ
コーダ４４は、上記検出信号を受けて先ずアドレス処理
回路４５に動作指令信号を送る。これによりアドレス処
理回路４５は前述した如く検出信号を送ってきたアドレ
ス比較回路（アドレス比較回路３７、３８のいずれか）
に係るアドレス種別データ、即ち、全アドレス比較回路
３７〜４２の出力信号と送信されてきたアドレスデータ
に付加されていたファンクションビットデータとをＣＰ
Ｕ１で用いられる並列ビット信号にしてＣＰＵ１に送出
する。

【００１７】以上の動作の後、アドレスメッセージデコ
ーダ４４は、データ処理回路４６に動作指令信号を送
る。これによりデータ処理回路４６は、上記アドレスに
係るアドレスコードワードに続いて送られてきたメッセ
ージコードワードのメッセージに係るビット列を、順
次、ＢＣＨ補正回路２４から取込み、ＣＰＵ１で用いら
れる並列ビット信号に変換してＣＰＵ１に送出する。

【００１８】他方、上記フレームナンバー２のタイミン
グに上述の如きアドレスの受信がなく、フレームナンバ
ー５のタイミングに到って、アドレスの受信があった場
合は、そのアドレスがビット同期回路２０からＢＣＨ補
正回路２４に送られ、ここでＢＣＨ誤り訂正処理が行な
われ、その上でアドレス比較回路３７〜４２に与えられ
る。一方、該タイミングには、上記アドレスの受信の有
無に拘らず、タイミング制御回路２１からフレームレジ
スタ３０に制御信号が送られ、これによりフレームレジ
スタ３０から、これが管理するアドレスレジスタ３３〜
３６に制御信号が与えられ、これらにセットされている
アドレスがそれぞれアドレス比較回路３９〜４２に送出
される。

【００１９】而して、アドレス比較回路３９〜４２は、
ＢＣＨ補正回路２４を介して受信したアドレスが送られ
てきているときは、それと、当該受信機に割当てられて
いるアドレス（すなわちアドレスレジスタ３３〜３６に
セットされており、それらから送られてきたアドレス）
をそれぞれ比較する。このときアドレス比較回路３９〜
４２のいずれかがアドレスの一致を検出したときは（す
なわち当該ページング受信機への呼出しがあったとき
は）、そのアドレス比較回路から検出信号がオアゲート
４３を介してバッテリ−セ−ブ信号デコ−ダ２６とアド
レスメッセージデコーダ４４に送られる。上記検出信号
を受けて、バッテリ−セ−ブ信号デコ−ダ２６は受信の
継続を行わせ、アドレスメッセージデコーダ４４は、ア
ドレス処理回路４５に動作指令信号を送る。これによ
り、アドレス処理回路４５は前述した如く検出信号を送
ってきたアドレス比較回路に係るアドレス種別データと
受信したアドレスデータに付加されていたファンクショ
ンビットデータとをＣＰＵ１で用いられる並列ビット信
号にしてＣＰＵ１に送出する。

【００２０】以上の動作の後、アドレスメッセージデコ
ーダ４４はデータ処理回路４６に動作指令信号を送る。
これによりデータ処理回路４６は上記アドレスに係るア
ドレスコードワードに続いて送られてきたメッセージコ
ードワードのメッセージに係るビット列を、順次、ＢＣ
Ｈ補正回路２４から取込み、ＣＰＵ１で用いられる並列
ビット信号に変換してＣＰＵ１に送出する。

【００２１】一方、ＣＰＵ１は以上の如くして、順次、
送られてくるデータを、一旦、内蔵するバッファレジス
タにセットしていくが、送られてきたワードの先頭ビッ
ト（メッセージビット）が０となり、他のアドレスコー
ドワードになったときはバッテリーセーブ信号デコータ
２６に信号を送りスイッチＳＷ₂の継続的オン状態を解
き、通常の間欠受信動作に戻す。

【００２１】また、上述の如くしてＣＰＵ１にアドレス
およびメッセージデータが送られてきた後には、以下に
説明する着信処理が実行される。図８はこの着信処理を
示すものである。すなわちステップＳ１では送られてき
たアドレス種別データおよびメッセージデータをＣＰＵ
１に内蔵されているバッファレジスタに、一旦、セット
し、次いでステップＳ２では送られてきた上記アドレス
は、アドレスレジスタ３１、３２にセットされているア
ドレスに等しいか、或いはアドレスレジスタ３３〜３６
のいずれかにセットされているアドレスに等しいか（す
なわちフレームナンバー２のタイミングで呼出されて受
信したものか、フレームナンバー５のタイミングで呼出
されて受信したものか）を判断し前者の場合はステップ
Ｓ３に進む。そして、ステップＳ３では今回の受信がリ
ピートコール（前述の如く過誤受信を除くため、６０秒
間に２回、同一内容の送受信が行なわれるが、後の方の
送受信をリピートコールという）であるかを調べ、リピ
ートコールのときは、先の受信時の着信処理でメッセー
ジ等がすでにメッセージメモリ８に記憶されているの
で、上記バッファレジスタをクリアして（ステップＳ
９）、当該処理を終えるが、リピートコールでないとき
は上記バッファレジスタに記憶しておいたアドレス種別
データおよびメッセージデータをメッセージメモリ８に
送って通常メッセージ記憶エリアに記憶する。次いで前
記無音状態にセットされているかを判断し（ステップＳ
５）、該状態にセットされているときは、直接、ステッ
プＳ７に進むがセットされていないときはブザードライ
バー１２にブザー１３を駆動させてブザー音を発生せし
め、その上でステップＳ７に進む。そして、ステップＳ
７ではＬＥＤドライバー１０にＬＥＤ１１を駆動させて
ＬＥＤ１１を点滅する。然る後、メッセージメモリ８に
移して記憶しておいた今回の受信に係るアドレス種別デ
−タ、メッセージデ−タ等を表示部１４に表示する（ス
テップＳ８）。

【００２２】一方、ステップＳ２において、今回の受信
は、アドレスレジスタ３３〜３６にセットされているア
ドレスに係るもの、すなわち情報提供サービスに係るも
のであると判断したときは、前記ステップＳ３と同様に
今回の受信がリピートコールに係るものかを判断し（ス
テップＳ１０）、リピートコールに係るものであるとき
は前述のステップＳ９の処理の後、当該着信処理を終え
る。またリピートコールでないときはＲＯＭカード７の
残り受信回数メモリＮＭの残り受信回数が既に０になっ
ているかを判断し（ステップＳ１１）、０になっている
ときは、上述のステップＳ９の処理を行ない当該着信処
理を終えるが、０になっていないときは、今回受信した
アドレス種別データに基づきメッセージデータをメッセ
ージメモリ８の対応するメモリエリアに記憶し（ステッ
プＳ１２）、ステップＳ１３に進む。そして、このステ
ップＳ１３では、上記残り受信回数メモリＮＭの残り受
信回数を１だけ小さいものに書替えてその上で書替えた
後の上記残り受信回数が０になっているかを判断する
（ステップＳ１４）。そして未だ０になっていないとき
はこの着信処理を終了するが、０になっているときは、
その旨、すなわち情報提供サービスに係る受信を行なう
には新たな契約を要することを使用に知らせるべく、ブ
ザードライバー１２をしてブザー１３を駆動せしめ、報
知音を発生する（ステップＳ１５）。

【００２３】また、上述の如くしてメッセージメモリ８
に記憶していった受信メッセージおよびそのアドレスは
次のようにして表示部１４に表示して確認することがで
きる。すなわちアドレスレジスタ３１、３２のアドレス
で受信したものは、モードスイッチＳＷ₃で通常モード
を選び、その上で、読出スイッチＳＷ₄を操作して順次
表示部１４に表示し、アドレスレジスタ３３〜３６のア
ドレスで受信したものはモードスイッチＳＷ₃で順次、
各アドレスで受信した情報を表示するモードを指定して
いき、所望の種類の情報を表示するモードになった後、
読出スイッチＳＷ₄を操作して、順次そのアドレスで送
られてきた情報を表示部１４に表示する。

【００２４】

【発明の効果】この発明は、以上詳述したように、着脱
可能な記憶ユニットを設け、これに情報提供サービスを
受ける際の受信制御データおよび更に何回、情報提供サ
ービスを受け得るかという残り受信可能回数を記憶し、
情報提供サービスに係る受信の度に、上記残り受信可能
回数を１だけ小さいものに書替えていくようにしたペー
ジング受信機に係るものであるから、情報提供サービス
に係る受信ができ、かつ該情報提供サービスの利用料上
の問題を生じないページング受信機の提供を可能とす
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係るページング受信機が用
いられるページングシステムで用いられる送信信号フォ
ーマットを示す図である。

【図２】本発明の一実施例に係るページング受信機の回
路構成を示す図である。

【図３】図２中のデコーダ部の構成を詳細に示す図であ
る。

【図４】図２中のＲＯＭカードの構成を示す図である。

【図５】上記実施例に係るページング受信機の外観を示
す図である。

【図６】プリアンブルサーチ動作および同期コードサー
チ動作を説明する図である。

【図７】受信時の動作を説明する図である。

【図８】着信処理を示すフローチャートである。

【符号の説明】

１ ＣＰＵ ２ アンテナ ３ 受信部 ４ デコーダ部 ５ ＩＤ−ＲＯＭ ６ 電源 ７ ＲＯＭカード ７ａ 端子部 ８ メッセージメモリ ９ スイッチ回路 １０ ＬＥＤドライバー １１ ＬＥＤ １２ ブザードライバ １３ ブザー １４ 表示部 １４ａ 第一副表示部 １４ｂ 第二副表示部 １４ｃ 第一主表示部 １４ｄ 第二主表示部 １５ 本体部 １６ 取付部 ２０ ビット周期回路 ２１ タイミング制御回路 ２２ プリアンブル検出回路 ２３ 同期信号検出回路 ２４ ＢＣＨ補正回路 ２５ ＳＣ不一致カウンタ ２６ バッテリーセーブ信号デコーダ ２７ ＩＤ−ＲＯＭ制御デコーダ ２８ ＳＣリトライレジスタ ２９ フレームレジスタ ３０ フレームレジスタ ３１〜３６ アドレスレジスタ ３７〜４２ アドレス比較回路 ４４ アドレスメッセージデコーダ ４５ アドレス処理回路 ４６ データ処理回路 ＳＷ₁、ＳＷ₂ スイッチ ＳＷ₃ モードスイッチ ＳＷ₄ 読出スイッチ ＳＷ₅ ページスイッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】個別呼出しに際しての受信を制御する制御
   データが記憶されているＩＤ−ＲＯＭを備えるページン
   グ受信機において、 上記ＩＤ−ＲＯＭとは別に、多数のページング受信機を
   一斉に呼出して行なわれる情報提供を受信する際の受信
   制御データと上記情報提供を更に何回受け得るかを示す
   残り受信回数とを記憶する着脱可能な記憶ユニットと、 上記情報提供の受信が行なわれる毎に、上記記憶ユニッ
   トに記憶されている上記残り受信回数を１だけ小さいも
   のに書替えていく書替手段とを備えることを特徴とする
   ページング受信機。