JP2508584B2

JP2508584B2 - 情報受信装置

Info

Publication number: JP2508584B2
Application number: JP5135042A
Authority: JP
Inventors: 好昭向井
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1993-05-14
Filing date: 1993-05-14
Publication date: 1996-06-19
Anticipated expiration: 2011-06-19
Also published as: JPH06197069A

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明は、情報受信装置に係り、特
に有料で提供される情報を受信する情報受信装置に好適
なものに関する。

【０００２】

【発明の背景】現在のページングシステムは、ページン
グ受信機の呼出しだけではなく、呼出したページング受
信機にメッセージ情報を送信することができるようにな
っており、またこのシステムを利用して株式や貴金属相
場等の情報を提供する情報サービスも実施され始めてい
る。ところで、上記サービスを受けるためには、そのペ
ージング受信機固有の個別呼出しアドレスとは別に、情
報提供サービスを受ける際のアドレスの設定が必要であ
る。この場合、上記サービスを受ける際のアドレスは個
別呼出しアドレスとは独立したフレームに割振られるの
が伝送効率から考えて、一般的であり、各種情報につい
て多数の受信契約を行った場合は、情報受信用として単
一のフレームだけでは足りなくなり、複数のフレームを
割当る必要がでてくる。しかし、その場合、例え、同期
信号と割振られたフレーム（個別呼出しアドレス用フレ
ームおよび情報受信用の複数のフレーム）のみを間欠的
に受信するバッテリーセービング技術を用いたとして
も、ページング受信機の電源としている電池の寿命が極
めて短くなる。

【０００３】

【発明の目的】この発明は、上記の如き背景に鑑みてな
されたものであり、大幅な消費電力の増加を伴なうこと
なく、多数の情報を容易に受信できる情報受信装置の提
供を目的とする。

【０００４】

【発明の要点】この発明は、上記目的を達成するため
に、多数の情報にそれぞれ対応する受信制御データを予
め記憶しておくと共に、その中から特定のものをキー操
作により選択する選択手段を設け、この選択手段により
選択された受信制御データに係る情報を受信するように
したことを要旨とする。

【０００５】

【実施例】以下、図面に示す一実施例に基づき本考案を
具体的に説明する。

【０００６】送信信号フォーマット先ず、実施例に係るページング受信機が用いられるペー
ジングシステムの送信信号フォーマットを図１を参照し
て説明する。図１（Ａ）は全体フォーマットを示し、送
信信号はプリアンブル信号Ａとそれに続く複数のバッチ
Ｂ、Ｃ……よりなっている。プリアンブル信号Ａは送信
信号と受信機とのビット同期をとるためのもので「１０
１０１０１……」の“１”と“０”の繰返しパターンで
５７６ビット連続している。また同図（Ｂ）は上記各バ
ッチのフォーマットを示すもので同期コードＳＣと第１
から第８までの８つのフレームより構成され、１フレー
ムは２コードワードから成っている。同期コードＳＣと
１コードワードは共に３２ビット構成で、コードワード
は呼出番号を示すアドレスコードワードとメッセージを
示すメッセージコードワードに分けられる。同図（Ｃ）
にアドレスコードワードを、同図（Ｄ）にメッセージコ
ードワードを示す。アドレスコードワードは、第１ビッ
トがアドレスコードワードかメッセージコードワードか
を区別するメッセージフラグであり、アドレスコードワ
ードの場合はこのビットが“０”である。第２〜１９ビ
ットがアドレスデータを表わすアドレスビット、第２
０、２１ビットが表示形態、報音形態を示すファンクシ
ョンビット、第２２〜３１ビットがＢＣＨパリティビッ
ト、第３２ビットがイーブンパリティビットである。メ
ッセージコードワードは、第１ビットがメッセージフラ
グでメッセージコードワードを示す“１”が設定されて
おり、第２〜２１ビットがメッセージデータを表わすメ
ッセージビット、第２２〜３１ビットがＢＣＨパリティ
ビット、第３２ビットがイーブンパリティビットであ
る。また、同期コードワードＳＣでは３２ビットが特定
のパターンとなっている。

【０００７】上述した信号は、アドレスコードワードの
アドレスデータと、当該アドレスコードワードを送信す
るフレームの順位とによって、ページング受信機を選択
的に呼出す方式の信号である。従って、各ページング受
信機には、個別呼出しを受ける為に、１つのアドレスと
１つのフレーム（例えば第２のフレーム）が割当てられ
ている。なお、アドレスは必要に応じて２つ割当てられ
る場合もある。この場合、一方のアドレスは通常の個別
呼出しに用いられ、他方のアドレスは緊急呼出しや当該
受信機と同一のフレームが割当てられている当該受信機
を含む数個のページング受信機からなるグループの同時
呼出しに用いられる。また、情報提供サービスを受ける
契約をしているページング受信機には、上記個別呼出し
を受ける為のアドレス及びフレームとは別個に、情報提
供サービスを受ける為のアドレス及びフレーム（例えば
第５のフレーム）が更に割当てられている。メッセージ
を送信する場合は、先頭にアドレスコードワードが付加
され、その後、必要な長さだけのメッセージコードワー
ドが送られる。なお送信は、１ワードあたり６２．５ｍ
ｓ（以下、１ワード時間という）の送信スピードで行な
われ、また受信機側での受信ミスを少なくするため、同
一の内容（アドレスおよびメッセージ）のものが所定時
間後、例えば６０秒後に再送信される。

【０００８】構成図２は、本実施例に係るページング受信機の回路構成を
示す。すなわち、ＣＰＵ１を中心に、他の回路部がこれ
に接続する構成となっている。ＣＰＵ１は内蔵するＲＯ
Ｍのプログラムに従って各回路部を制御する。受信部３
はアンテナ２で受信された電波を復調する受信部であ
る。ＩＤ−ＲＯＭ５は当該ページング受信機に個別的に
割当られているフレームやアドレス等のデータを記憶
し、デコーダ部４の制御の下に記憶しているフレームや
アドレス等のデータをデコーダ部４に送出する。デコー
ダ部４は受信部３で復調された受信信号を上記ＩＤ−Ｒ
ＯＭ５からのデータに基づいて解読し、それが自己に対
して送られてきたものであるときは、呼出検出信号及び
続いて受信されるメッセージデータをＣＰＵ１に送ると
共にスイッチＳＷ₂をオン・オフ制御する回路部であ
る。スイッチＳＷ₂はデコーダ部４によりオン・オフ制
御され、電源６からスイッチＳＷ₁を介して受信部３へ
与えられる電源供給を断続する。スイッチＳＷ₁ は使用
者の操作によりオン・オフされるマニュアルスイッチで
あり、電源６からデコーダ部４等への電源供給を断続す
る。ＲＯＭカード７は着脱可能に取付けられ、情報提供
サービスを受けるための受信制御データ（例えばフレー
ムデータやアドレスデータ等）を固定的に記憶してい
る。メッセージメモリ８はメモリエリアが複数に分割さ
れ、受信したメッセージをメッセージの種類に応じてそ
れぞれ異なるメモリエリアに記憶するメモリである。ス
イッチ回路９は、多数のスイッチを備え操作されたスイ
ッチに対応するスイッチ入力信号をＣＰＵ１に送出する
回路部である。ＬＥＤドライバー１０はＣＰＵ１の制御
の下に、ＬＥＤ１１を点滅し、当該ページング受信機に
対する呼出しがあった旨の報知を行なう。ブザードライ
バ１２はＣＰＵ１の制御の下にブザー１３を駆動し、呼
出し報知等の各種報知を行なう。表示部１４は、ＣＰＵ
１の制御を受け、メッセージメモリ８に記憶されている
受信メッセージ等を表示する回路部である。

【０００９】図３は前記デコーダ部４の構成を詳細に示
すものである。ビット同期回路２０は前記受信部３で復
調された“１”、“０”のビット列からなる受信信号を
入力し、このビット列と後述のタイミング制御回路２１
で発生される内部クロックとの同期をとるための回路
で、同期のとれたビット列としての受信信号をプリアン
ブル検出回路２２、同期信号検出回路２３およびＢＣＨ
補正回路２４に送出する。タイミング制御回路２１は発
振回路、３２進のビットカウンタおよび１７進のワード
カウンタ等を有し、受信信号の周波数と同じ周波数のク
ロックを発生すると共に、プリアンブル検出回路２２、
同期信号検出回路２３の検出信号及び後述するフレーム
レジスタ２９、３０にセットされているフレームデータ
を得て該デコーダ部４全体のタイミング制御を行ない、
信号の読込みタイミングおよび各回路部の動作順序を定
める。プリアンブル検出回路２２は、受信信号すなわち
ビット同期回路２０からのビット列の中のプリアンブル
信号Ａを検出する回路であり、継続して８ビットにわた
って“０”、“１”の繰返しを検出したときにプリアン
ブル信号Ａを検出したとして検出信号を上記タイミング
制御回路２１に送出する。同期信号検出回路２３は受信
信号中の同期コードＳＣを検出し、検出信号を上記タイ
ミング制御回路２１および後述のＳＣ不一致カウンタ２
５に送出する回路である。ＢＣＨ補正回路２４は図１
（Ｃ）（Ｄ）に示すようにＢＣＨパリティコードが付加
されてくる受信信号に対しＢＣＨ誤り訂正処理を行な
い、訂正済のデータをデータ処理回路４０およびアドレ
ス比較回路３４〜３６に送出すると共に訂正が不能のエ
ラーがあった場合は、エラーフラグ用の信号を送出す
る。ＳＣ不一致カウンタ２５は、タイミング制御回路２
１中のワードカウンタのキャリー出力で１だけカウント
アップし、同期信号検出回路２３からの検出信号によっ
てリセットされるカウンタを有し、該カウンタの計数値
が、ＳＣリトライレジスタ２８にセットされている同期
ずれの許容限度回数に到ったときに信号をバッテリーセ
ーブ信号デコーダ２６に送出する回路である。バッテリ
ーセーブ信号デコーダ２６は、タイミング制御回路２
１、ＳＣ不一致カウンタ２５或いはＣＰＵ１からの信号
を受けてスイッチＳＷ₂をオン・オフ制御する回路であ
る。

【００１０】ＩＤ−ＲＯＭ制御デコーダ２７はスイッチ
ＳＷ₁がオン状態になったときＣＰＵ１から送られてく
る信号を受けて前記ＩＤ−ＲＯＭ５に信号を送ってこれ
を制御する回路である。ＳＣリトライレジスタ２８、フ
レームレジスタ２９およびアドレスレジスタ３１、３２
は、上記ＩＤ−ＲＯＭ制御デコーダ２７の制御を受けて
ＩＤ−ＲＯＭ５から、順次、送られてくるデータをそれ
ぞれセットするレジスタである。すなわち、ＳＣリトラ
イレジスタ２８は同期ずれの許容限度回数、フレームレ
ジスタ２９は当該ページング受信機の個別呼出し等に係
るフレームナンバー（第１フレームは１、第２フレーム
は２……第８フレームは８とする）、例えば２がセット
され、また、アドレスレジスタ３１、３２は、フレーム
レジスタ２９にセットされているフレームナンバーのフ
レームにおけるアドレスが、それぞれセットされるレジ
スタで、例えば、アドレスレジスタ３１は当該受信機だ
けを個別に呼び出す場合に用いられるアドレスがセット
され、アドレスレジスタ３２は当該受信機を含む数個の
受信機からなるグループを一斉に呼び出す場合に用いら
れるアドレスがセットされる。なお、アドレスレジスタ
３１、３２は、タイミング制御回路２１の制御を受けた
フレームレジスタ２９により制御され、セットしている
アドレスをそれぞれアドレス比較回路３４、３５に送出
する。フレームレジスタ３０、アドレスレジスタ３３
は、ＲＯＭカード７に記憶されている受信制御データの
うちの特定のものがキー入力により選択されたとき、そ
の受信制御データがＣＰＵ１から送られてきてセットさ
れるレジスタである。すなわちフレームレジスタ３０に
はある特定の情報を受信するために選択されたフレーム
ナンバーがセットされ、アドレスレジスタ３３はそのフ
レームナンバーで上記特定の情報を受けるためのアドレ
スがセットされる。

【００１１】なお、アドレスレジスタ３３はタイミング
制御回路２１の制御を受けたフレームレジスタ３０によ
り制御され、セットしているアドレスをアドレス比較回
路３６に送出する。アドレス比較回路３４〜３６は、タ
イミング制御回路２１に制御され、ＢＣＨ補正回路２４
から送られてくる受信したアドレスと、それぞれアドレ
スレジスタ３１〜３３から送られてくるアドレスを比較
し、一致した場合に一致検出信号をオアゲート３７を介
してアドレスメッセージデコーダ３８に送出するととも
に一致検出信号と一致検出されたアドレスデータに付加
されていた２ビットのファンクションデータとをアドレ
ス処理回路３９に送出する回路である。なお、オアゲー
ト３７の出力は受信継続指令信号としてバッテリーセー
ブ信号デコーダ２６へも送出される。アドレスメッセー
ジデコーダ３８はオアゲート３７を介して送られてくる
信号を受けて先ず、アドレス処理回路３９に動作指令信
号を送り、その後、一定時間経過後にデータ処理回路４
０に動作指令信号を送出する回路である。アドレス処理
回路３９はアドレスメッセージデコーダ３８からの動作
指令信号を受けて動作をし、その時点に一致検出信号を
送ってきているアドレス比較回路（アドレス比較回路３
４〜３６のいずれか）に係るアドレス種別データとファ
ンクションビットデータとをＣＰＵ１で用いられる並列
ビット信号にしてＣＰＵ１に送出する回路である。また
データ処理回路４０はアドレスメッセージデコーダ４４
からの動作指令信号を受け動作を開始し、タイミング制
御回路２１の制御の下にＢＣＨ補正回路２４から直列信
号で与えられるメッセージをＣＰＵ１で用いられる並列
ビット信号にしてＣＰＵ１に送出する回路である。

【００１２】図４はＲＯＭカード７の内部構成を示す図
である。すなわち、行アドレスを共通とする情報種エリ
アＩＡ、ＲＡＭアドレスエリアＲＡ、アドレスデータエ
リアＤＡおよびフレームデータエリアＦＤＡからなる。
また、各行にはそれぞれ１の情報種についての受信制御
データが割当てられて記憶されている（例えば、行アド
レス１の行には金相場についての情報を受信するときの
受信制御データ、行アドレス２の行には株式情報を受信
するときの受信制御データといった具合に記憶されてい
る）。すなわち情報種エリアＩＡの各行には、その行に
割当てられている情報の種類、ＲＡＭアドレスエリアＲ
Ａの各行には、その行に割当てられている情報を受信し
たときに、それをメッセージメモリ８のどのエリアに記
憶するかを示すべくそのエリアの先頭アドレス、またフ
レームレジスタエリアＦＤＡおよびアドレスデータエリ
アＤＡの各行には、その行に割当られている情報を受信
するときのフレームデータおよびアドレスデータがそれ
ぞれ記憶されている。

【００１３】図５は、メッセージメモリ８の構成を示す
図である。バッファレジスタＢＲは、デコーダ部４から
ＣＰＵ１に送られてきた受信データが、一旦、セットさ
れるレジスタである。行アドレスＰ_Xの行のレジスタＸ
は、前述のＲＯＭカード７の特定の行のフレームおよび
アドレスが選択され、それらに係る特定の種類の情報の
受信が可能となっているとき、上記特定の行の情報種エ
リアＩＡおよびＲＡＭアドレスエリアＲＡに記憶されて
いる情報種および先頭アドレス（受信した情報メッセー
ジが記憶される後述のメモリの先頭アドレス）が送られ
てきてセットされるレジスタである。表示ポインタＰは
このメッセージメモリ８の特定の行または特定の行に設
けられているレジスタ等の内容を表示部１４に表示すべ
くその行の行アドレスが設定されるポインタであり、Ｒ
ＯＭポインタＱはＲＯＭカード７の特定の行を指定すべ
くその行アドレスが設定されるポインタである。モード
カウンタＭは３進のカウンタで、その値が０のときは、
表示部１４に現在時刻および通常の受信メッセージ（契
約により受信できる情報メモリ以外のメモリ。例えば、
個別呼出しに際して送られてくるメッセージ）を表示す
る通常モードを指定し、１のときは契約により受信した
情報メッセージ等を表示部１４に表示する際の契約情報
表示モードを指定し、２のときは、後述の計時レジスタ
Ｔ₁の時刻を修正する時刻修正モードを指定する。タイ
マＴ₂は、ブザー１３による放音又はＬＥＤ１１の点滅
を一定時間だけ継続するためにその一定時間を計時する
のに用いられる。計時レジスタＴ₁は、刻々の現在時刻
がセットされていくレジスタである。フラグＦ₁〜Ｆ
₃は、上述の時刻修正モードにおいて修正桁を指定する
フラグである。また、行アドレスＰ₁〜Ｐ₂₀の行からな
る通常メッセージメモリＵＭは前記通常の受信メッセー
ジ（呼種別および着信時刻を含む）が記憶されるメモリ
である。更に、行アドレスＰ₂₁以降は、１０行ずつで構
成され、それぞれ受信した特定の種類の契約情報が記憶
される第１契約情報メモリＰＭ₁、第２契約情報メモリ
ＰＭ₂、第３契約情報メモリＰＭ₃、……が設けられてい
る。

【００１４】図６は、本実施例のページング受信機の外
観を示す。すなわち同図（ａ）は、ＲＯＭカード７を除
いた本体部１５を示し、同図（ｂ）はＲＯＭカード７を
示す。情報提供サービスを受けるときは、本体部１５の
右側面に構成されている取付部１６にＲＯＭカード７を
端子部７ａ側から挿入して取付ける。本体部１５上面の
表示部１４は第一副表示部１４ａ、第二副表示部１４
ｂ、第一主表示部１４ｃおよび第二主表示部１４ｄから
なり、第一副表示部１４ａには受信があったときブザー
１３が鳴るようになっているか鳴らないようになってい
るか（会議中等に利用する）の表示、すなわち鳴音、無
音状態のいずれにセットされているかの表示および電源
６のバッテリー寿命を示す表示等がなされ、第二副表示
部１４ｂには受信があったとき、その呼出種或いは情報
種の表示およびそれがメッセージメモリ８のいずれのメ
モリに記憶されたかを示す表示がなされる。そして第一
主表示部１４ｃおよび第二主表示部１４ｄには受信した
メッセージが表示されるが、第一主表示部１４ｃの右端
部には、メッセージを表示中は、そのメッセージの受信
時刻が表示され、それ以外のときは現在時刻が表示され
る。また本体部１５上面にはスイッチＳＷ₃、ＳＷ₅、Ｓ
Ｗ₆が配されている。

【００１５】動作次に、上記の如くに構成された本実施例の動作を説明す
る。

【００１６】先ず、スイッチＳＷ₁によるキー入力及び
ＣＰＵ１からの制御信号により制御されるデコーダ部４
を中心とする動作を説明する。使用者により、スイッチ
ＳＷ₁がオン状態とされたとき、ＣＰＵ１は、これを検
出し、デコーダ部４のＩＤ−ＲＯＭ制御デコーダ２７に
起動信号を出力し、起動信号を受けたＩＤ−ＲＯＭ制御
デコーダ２７はＩＤ−ＲＯＭ５に制御信号を送り、その
記憶データを出力せしめ、それらをＳＣリトライレジス
タ２８、フレームレジスタ２９、アドレスレジスタ３
１、３２にセットせしめる。また、スイッチＳＷ₅およ
びＳＷ₆の操作を受けて行なわれるＣＰＵ１側のキー処
理（後に、詳述する）により、ＲＯＭカード７の特定の
行のフレームデータおよびアドレスデータが、選択され
てデコーダ部４に送られてきて、それぞれフレームレジ
スタ３０、アドレスレジスタ３３にセットされる。これ
により、ＳＣリトライレジスタ２８には、ＳＣリトライ
データ、フレームレジスタ２９には当該ページング受信
機だけ或いは当該ページング受信機を含む数個のページ
ング受信機からなるグループ全体の呼出しに用いられる
フレームのフレームナンバーすなわち２、アドレスレジ
スタ３１には上記フレームレジスタ２９に係るフレーム
で当該ページング受信機だけの呼出しを受けるときのア
ドレス、アドレスレジスタ３２には上記フレームレジス
タ２９に係るフレームで上記グループ全体の呼出しを受
けるときのアドレス、アドレスレジスタ３３にはキー操
作により選択された特定種類の情報を受信するときのア
ドレス、フレームレジスタ３０には、アドレスレジスタ
３３のアドレスに係るフレームナンバーがそれぞれセッ
トされる。

【００１７】以上の後、ＣＰＵ１からは、バッテリーセ
ーブ信号デコーダ２６に制御信号が送られ、これにより
該バッテリーセーブ信号デコーダ２６はプリアンブルサ
ーチ動作に入る。すなわちスイッチＳＷ₂を、図７に示
す如く、１７ワード時間（前記の如く１ワード時間は１
ワードを送受信するに要する時間）を周期として１ワー
ド時間だけオン状態とする。一方、プリアンブル信号Ａ
は１回につき１８ワード時間だけ継続して送られてくる
ので、このプリアンブル信号Ａが２回送られてくる間に
は、必然的にスイッチＳＷ₂がオン状態のときにプリア
ンブル信号Ａが送られてくるタイミングが存在する。そ
して、このタイミングすなわちこのスイッチＳＷ₂がオ
ン状態となっているときにプリアンブル信号Ａが送られ
てきたときは、電源６からスイッチＳＷ₁、ＳＷ₂を介し
て受信部３に電源供給がなされており（図２参照）、プ
リアンブル信号Ａはアンテナ２、受信部３を経てビット
列としてデコーダ部４のビット同期回路２０に入力す
る。そしてこのプリアンブル信号Ａはこのビット同期回
路２０で回路動作タイミングと同期がとられ、その上で
プリアンブル検出回路２２に送出される。このときプリ
アンブル検出回路２２は送られてきた信号がプリアンブ
ル信号Ａであることすなわち“０”、“１”の繰返しが
８ビット以上続くことを検出して検出信号をタイミング
制御回路２１に送出する。検出信号を受けたタイミング
制御回路２１はバッテリーセーブ信号デコーダ２６に制
御信号を送り、前記プリアンブルサーチ動作を停止し、
スイッチＳＷ₂を継続的にオン状態とする同期コードサ
ーチ動作を行なわしめる（図７参照）。すなわちビット
同期回路２０からのビット列を、順次、入力している同
期信号検出回路２３には、１ビット入力するたびにこれ
と、それ以前に送られてきた３１ビットと合わせて３２
ビット（１ワードすなわち同期コードパターンのビット
数）単位で所定の同期コードパターンとなっているかを
調べさせる。そして、同期信号検出回路２３が同期コー
ドＳＣを検出したときは、この同期信号検出回路２３か
らの検出信号がタイミング制御回路２１内のビットカウ
ンタ、ワードカウンタをリセットする。これにより、ワ
ード同期が確立する。而して、タイミング制御回路２１
は、バッテリーセーブ信号デコーダ２６に制御信号を送
り、同期コードが送られてくるタイミングと、フレーム
レジスタ２９、３０に設定されているフレームナンバー
のタイミングにのみスイッチＳＷ₂をオン状態とし、そ
れらのタイミングにのみ受信部３に電源を供給し（実際
には、８ビット時間程度前から電源を供給する）、受信
を行なう。すなわち当該ページング受信機が受信しよう
とする呼出が送信されてくる可能性のあるときにのみ受
信を行なう。例えばフレームレジスタ２９にはフレーム
ナンバー２、フレームレジスタ３０にはフレームナンバ
ー５がセットされているときはスイッチＳＷ₂のオン・
オフは図８に示す如くになる。なお上記同期コードサー
チ動作に入って６４ワード時間内に同期コードＳＣが検
出されなかったときは、前記プレアンブルサーチ動作に
戻る。

【００１８】次に上記の例の如くフレームレジスタ２
９、３０にそれぞれフレームナンバー２、５が設定され
ているとし、この場合の動作を各タイミングに分けて説
明する。

【００１９】先ず、フレームナンバー２のタイミングに
おいては、アドレスコードワードを受信しそのアドレス
はビット同期回路２０からＢＣＨ補正回路２４に送ら
れ、ここでＢＣＨ誤り訂正処理が行なわれ、その上でア
ドレス比較回路３４〜４６に与えられる。また該タイミ
ングには上記アドレスの受信の有無に拘らずタイミング
制御回路２１からフレームレジスタ２９に制御信号が送
られ、これによりフレームレジスタ２９から、これが管
理するアドレスレジスタ３１、３２に制御信号が与えら
れこれらにセットされているアドレスデータがビット列
としてそれぞれアドレス比較回路３４、３５に送出され
る。

【００２０】而して、アドレス比較回路３４、３５は、
ＢＣＨ補正回路２４から受信したアドレスが送られてき
ているときはそれと、当該ページング受信機に割当てら
れているアドレス（すなわちアドレスレジスタ３１、３
２にセットされておりそれから送られてきたアドレス）
とを比較して両者が一致しているか、すなわち当該ペー
ジング受信機が呼出されているかを判断する。このとき
アドレス比較回路３４、３５のいずれかがアドレスの一
致を検出したときは、そのアドレス比較回路から検出信
号がオアゲート３７を介してバッテリーセーブ信号デコ
ーダ２６とアドレスメッセージデコーダ３８に送られ
る。バッテリーセーブ信号デコーダ２６は、この検出信
号を受けてスイッチＳＷ₂を継続してオン状態に維持
し、受信の継続を行う。またアドレスメッセージデコー
ダ３８は、上記検出信号を受けて、先ずアドレス処理回
路３９に動作指令信号を送る。これによりアドレス処理
回路３９は検出信号を送ってきたアドレス比較回路（ア
ドレス比較回路３４、３５のいずれか）に係るアドレス
種別データ、即ち、全アドレス比較回路３４〜３６の出
力信号と送信されてきたアドレスに付加されていたファ
ンクションビットデータとをＣＰＵ１で用いられる並列
ビット信号にしてＣＰＵ１に送出する。

【００２１】以上の動作の後、アドレスメッセージデコ
ーダ３８は、データ処理回路４０に動作指令信号を送
る。これによりデータ処理回路４０は、上記アドレスに
係るアドレスコードワードに続いて送られてきたメッセ
ージコードワードのメッセージに係るビット列を、順
次、ＢＣＨ補正回路２４から取込み、ＣＰＵ１で用いら
れる並列ビット信号に変換してＣＰＵ１に送出する。

【００２２】他方、上記フレームナンバー２のタイミン
グにアドレスの受信がなく、フレームナンバー５のタイ
ミングに到って、アドレスの受信があった場合は、その
アドレスがビット同期回路２０からＢＣＨ補正回路２４
に送られ、ここでＢＣＨ誤り訂正処理が行なわれ、その
上でアドレス比較回路３４〜３６に与えられる。一方、
該タイミングには、上記アドレスの受信の有無に拘ら
ず、タイミング制御回路２１からフレームレジスタ３０
に制御信号が送られ、これによりフレームレジスタ３０
から、これが管理するアドレスレジスタ３３に制御信号
が与えられ、これにセットされているアドレスがアドレ
ス比較回路３３に送出される。

【００２３】而して、アドレス比較回路３６は、ＢＣＨ
補正回路２４を介して、受信したアドレスが送られてき
ているときは、それと、当該受信機に割当てられている
アドレス（すなわちアドレスレジスタ３３にセットされ
ており、それらから送られてきたアドレス）を比較す
る。このときアドレス比較回路３６がアドレスの一致を
検出したときは（すなわち受信しようとする情報提供に
係る呼出しがあったときは）、アドレス比較回路３６か
ら検出信号がオアゲート３７を介してバッテリーセーブ
信号デコーダ２６とアドレスメッセージデコーダ３８に
送られる。上記検出信号を受けて、バッテリーセーブ信
号デコーダ２６は受信の継続を行わせ、アドレスメッセ
ージデコーダ３８は、アドレス処理回路３９に動作指令
信号を送る。これにより、アドレス処理回路３９は上記
アドレス種別データ及びファンクションビットデータを
ＣＰＵ１で用いられる並列ビット信号にしてＣＰＵ１に
送出する。

【００２４】以上の動作の後、アドレスメッセージデコ
ーダ３８はデータ処理回路４０に動作指令信号を送る。
これによりデータ処理回路４０は上記アドレスに係るア
ドレスコードワードに続いて送られてきたメッセージコ
ードワードのメッセージに係るビット列を、順次、ＢＣ
Ｈ補正回路２４から取込み、ＣＰＵ１で用いられる並列
ビット信号に変換してＣＰＵ１に送出する。

【００２５】次に、ＣＰＵ１側の動作について説明す
る。図９はＣＰＵ１の動作の概要を示すジェネラルフロ
ーチャートである。すなわち、受信したメッセージ、
計時タイミング信号或いはキー入力信号の入力を待機し
（ステップＧ１）、受信したメッセージがあったときは
受信メッセージの記憶、表示等を行う着信処理（ステッ
プＧ２）、計時タイミング信号があったときは現在時刻
情報を得る為の計時並びにタイマＴ２の時間計測を行う
計時・タイマ処理（ステップＧ３）、また、キー入力が
あったときは記憶済受信メッセージの読出し表示等を行
うキー処理（ステップＧ４）をそれぞれ実行し、ステッ
プＧ１の待機状態に戻る。

【００２６】図１０は上記キー処理を詳細に示す。すな
わち、操作されたキーがスイッチＳＷ₃のときは、それ
をステップＳ１で検出し、モードカウンタＭのカウント
値を１だけ大きいものにしてモードを切換える（ステッ
プＳ２）。その結果、契約情報表示モード（Ｍ＝１）と
なったときは、ステップＳ３からステップＳ４に進み、
表示ポインタＰに行アドレスＰ= を設定してレジスタＸ
を指定し、更に、前記タイマＴ₂によるタイマ動作をス
タートさせ（ステップＳ５）、然る後、表示ポインタＰ
で指定されているレジスタＸの内容すなわち情報の種類
等が表示部１４に表示される（ステップＳ６）。

【００２７】一方、上記ステップＳ２のモード切換によ
り、時刻修正モードになったときはステップＳ３、Ｓ１
０を経てステップＳ１１に到り、修正対象とした秒の桁
のフラグＦ₃をセットし、表示ポインタＰに行アドレス
Ｐ₀をセットし計時レジスタＴ₁を指定して（ステップＳ
１３）、タイマＴ₂のタイマ動作を停止し（ステップＳ
１４）、表示ポインタＰで指定した計時レジスタＴ₁の
現在時刻を表示部１４に表示する。

【００２８】また、操作されたキーがスイッチＳＷ₄の
ときは、それをステップＳ２０で検出し、その時点のモ
ードが通常モード（Ｍ＝０）のときはステップＳ２１を
経てステップＳ２２に到り、表示ポインタＰの値を１だ
け大きいものにして指定する行を次の行アドレスのもの
するが、この場合、表示ポインタＰの値が、通常メッセ
ージメモリＵＭの最終行アドレスすなわちＰ₂₀よりも大
きいものであるときは表示ポインタＰに行アドレスＰ₁
をセットしておく（ステップＳ２３、Ｓ２４）。以上の
処理の後、タイマー動作をスタートさせ（ステップＳ
５）、表示ポインタＰで指定されている通常メッセージ
メモリＵＭの行に記憶されているメッセージを表示部１
４に表示する（ステップＳ６）。以上の如く、通常モー
ドでスイッチＳＷ₄を操作していったときは、通常メッ
セージメモリＵＭの各行のメッセージが、順次、表示部
１４に表示されていく。

【００２９】また、スイッチＳＷ₄の操作が契約情報表
示モード（Ｍ＝１）で行なわれた場合はステップＳ２
０、Ｓ２１、Ｓ２５、Ｓ２６と進み、表示ポインタＰに
より行アドレスＰ= すなわちレジスタＸが指定されてい
るかが判断され、レジスタＸが指定されているときは、
その時点にレジスタＸにセットされている行アドレス
（第１契約情報メモリＰＭ₁、第２契約情報メモリＰ
Ｍ₂、第３契約情報メモリＰＭ₃、……における先頭の行
アドレス）を表示ポインタＰにセットし、タイマ動作を
スタートし（ステップＳ５）、表示ポインタＰにより指
定されている行アドレスの情報すなわち受信した特定の
契約情報を表示部１４に表示する（ステップＳ６）。な
お、ステップＳ２６で表示ポインタＰによりレジスタＸ
が指定されていないと判断されたときは表示ポインタＰ
の値を１だけ大きいものにして、次の行アドレスに係る
行を指定するが（ステップＳ２７）、既に当該契約情報
メモリの最終行アドレスを指定しているときは、それを
ステップＳ２８で検出し、レジスタＸにセットされてい
る行アドレスの指定に戻す（ステップＳ２９）。

【００３０】また、スイッチＳＷ₄の操作が、時刻修正
モードで行なわれたときは、ステップＳ２０、Ｓ２１、
Ｓ２５を経てステップＳ３０に到りフラグＦ₁〜Ｆ₃のセ
ット・リセットにより修正桁をシフトし、表示処理（ス
テップＳ６）へと進む。

【００３１】他方、スイッチＳＷ₅が操作されたとき
は、それをステップＳ３５で検出し、その時点のモード
が契約情報表示モード（Ｍ＝１）のときはステップＳ３
６を経てステップＳ３７に到る。このステップではＲＯ
ＭポインタＱの値を１だけ大きいものにするが、これに
よりＲＯＭポインタＱの値がＲＯＭカード７における最
終行アドレスより大きくなっているときはＲＯＭポイン
タＱの値を１に戻す（ステップＳ３９）。以上の処理の
後、ＲＯＭポインタＱにより指定されているＲＯＭカー
ド７の特定の行の情報種コードおよび行アドレス（メッ
セージメモリ８における行アドレス）がメッセージメモ
リ８のレジスタＸに書込まれ（ステップＳ４０）、表示
ポインタＰには行アドレスＰ= がセットされる（ステッ
プＳ４１）。然る後、ステップＳ５を経てステップＳ６
に到り、新にＲＯＭポインタＱにより指定された情報種
等が表示部１４に表示される。すなわち通常モードにお
いてスイッチＳＷ₅が、操作されていった場合にはＲＯ
Ｍカード７の各行の情報種エリアＩＡおよびＲＡＭアド
レスエリアＲＡに記憶されている情報種およびメッセー
ジメモリ８においてその情報種のメッセージを記憶する
行の行アドレスが、順次、表示部１４に表示されてい
く。

【００３２】なお、時刻修正モードにおいて上記スイッ
チＳＷ₅が操作されたときは時刻修正が行なわれ、修正
後の現在時刻が表示部１４に表示される（ステップＳ３
５、Ｓ３６、Ｓ４５、Ｓ４６、Ｓ６）。

【００３３】更に、契約情報表示モード（Ｍ＝１）にお
いてスイッチＳＷ₆が操作されたときは、ＲＯＭポイン
タＱによって指定されているＲＯＭカード７の行のフレ
ームデータエリアＦＤＡおよびアドレスデータエリアＤ
Ａに記憶されているフレームデータおよびアドレスデー
タをデコーダ部４に送り、それぞれフレームレジスタ３
０およびアドレスレジスタ３３にセットする。つまり、
スイッチＳＷ₅を操作することにより、ＲＯＭポインタ
Ｑにより受信せんとする契約情報のうちの特定の情報種
を指定した上でスイッチＳＷ₆を操作することにより、
その特定情報種の情報を受信する受信制御データをフレ
ームレジスタ３０、アドレスレジスタ３３にセットで
き、所望の契約情報を受信できることになる。

【００３４】なお、時間帯等により、フレームレジスタ
３０、アドレスレジスタ３３にＲＯＭカード７の各受信
制御データを、順次、変更してセットするようにしても
良い。

【００３５】次に、受信があり、デコーダ部４からＣＰ
Ｕ１にメッセージデータ等が送られてきたとき行なわれ
る着信処理について説明する。図１１はこの着信処理を
示すものである。すなわちステップＡ１では送られてき
たアドレス種別データおよびメッセージデータをメッセ
ージメモリ８のバッファレジスタＢＲに、一旦、セット
し、次いでステップＡ２では送られてきた上記アドレス
種別データに基づきアドレス判別が行なわれる。即ち、
呼出されたアドレスがアドレスレジスタ３１、３２にセ
ットされているアドレスに等しいか、或いはアドレスレ
ジスタ３３セットされているアドレスに等しいか判断
し、前者の場合はステップＡ３に進む。そして、ステッ
プＡ３では今回の受信がリピートコール（前述の如く受
信ミスを少なくするため、６０秒間に２回、同一内容の
送信が行なわれるが、この６０秒間内での同一内容の再
受信をリピートコールという）であるかを調べ、リピー
トコールのときは、上記バッファレジスタＢＲをクリア
して（ステップＡ９）、当該処理を終えるが、リピート
コールでないときは上記バッファレジスタＢＲに記憶し
ておいたアドレス種別データおよびメッセージデータを
メッセージメモリ８に送って通常メッセージメモリＵＭ
に記憶する。次いで無音状態にセットされているかを判
断し（ステップＡ５）、該状態にセットされているとき
は、直接、ステップＡ７に進むが、セットされていない
ときはブザードライバー１２にブザー１３を駆動させて
ブザー音を発生せしめ、その上でステップＡ７に進む。
そして、ステップＡ７ではＬＥＤドライバー１０にＬＥ
Ｄ１１を駆動させてＬＥＤ１１を点滅する。然る後、メ
ッセージメモリ８に移して記憶しておいた今回の受信に
係るアドレス種別データ、メッセージデータ等を表示部
１４に表示する（ステップＡ８）。

【００３６】一方、ステップＡ２において、今回の受信
は、アドレスレジスタ３３にセットされているアドレス
に係るもの、すなわち情報提供サービスに係るものであ
ると判断したときは、前記ステップＡ３と同様に今回の
受信がリピートコールに係るものかを判断し（ステップ
ＡＳ１０）、リピートコールに係るものであるときは前
述のステップＡ９の処理の後、当該着信処理を終える。
またリピートコールでないときは、今回受信したアドレ
ス種別データおよびメッセージデータをメッセージメモ
リ８の契約情報メモリ（第１契約情報メモリＰＭ₁、第
２契約情報メモリＰＭ₂、……のうちの特定の行であっ
てＲＯＭポインタＱにより指定されているＲＯＭカード
７のＲＡＭアドレスエリアＲＡに行アドレスが記憶され
ている行）に記憶し（ステップＳ１２）、当該着信処理
を終了する。

【００３７】なお、この発明は上記実施例に限定され
ず、この考案を逸脱しない範囲内において種々変形応用
可能である。

【００３８】

【発明の効果】この発明は、以上詳述したように、多数
の情報について、それを受信する際の受信制御データを
予め記憶しておくと共に、その中から特定のものをキー
操作により選択する選択手段を設け、この選択手段によ
り選択された受信制御データに係る情報を受信するよう
にした情報受信装置に係るものであるから、大幅な消費
電力の増加を伴うことなく、多数の情報を容易に受信で
きる情報受信装置の提供を可能とする。さらに、着脱可
能な記憶媒体に受信制御データを記憶するようにしたの
で、記憶媒体を差し替えることにより、さらに多数の情
報を、大幅な消費電力の増加を伴うことなく受信できる
情報受信装置の提供を可能とする。

【図面の簡単な説明】

【図１】本発明の一実施例に係るページング受信機が用
いられるページングシステムで用いられる送信信号フォ
ーマットを示す図である。

【図２】本発明の一実施例に係るページング受信機の回
路構成を示す図である。

【図３】図２中のデコーダ部の構成を詳細に示す図であ
る。

【図４】図２中のＲＯＭカードの構成を示す図である。

【図５】図２中のメッセージメモリの構成を示す図であ
る。

【図６】上記実施例に係るページング受信機の外観を示
す図である。

【図７】プリアンブルサーチ動作および同期コードサー
チ動作を説明する図である。

【図８】受信時の動作を説明する図である。

【図９】図２中のＣＰＵの動作の概要を示すジェネラル
フローチャートである。

【図１０】上記ジェネラルフローチャート中のキー処理
を詳細に示すフローチャートである。

【図１１】上記ジェネラルフローチャート中の着信処理
を詳細に示すフローチャートである。

【符号の説明】

１ＣＰＵ２アンテナ３受信部４デコーダ部５ＩＤ−ＲＯＭ６電源７ＲＯＭカード７ａ端子部８メッセージメモリ９スイッチ回路１０ＬＥＤドライバー１１ＬＥＤ１２ブザードライバ１３ブザー１４表示部１４ａ第一副表示部１４ｂ第二副表示部１４ｃ第一主表示部１４ｄ第二主表示部１５本体部１６取付部２０ビット周期回路２１タイミング制御回路２２プリアンブル検出回路２３同期信号検出回路２４ＢＣＨ補正回路２５ＳＣ不一致カウンタ２６バッテリーセーブ信号デコーダ２７ＩＤ−ＲＯＭ制御デコーダ２８ＳＣリトライレジスタ２９フレームレジスタ３０フレームレジスタ３１〜３３アドレスレジスタ３４〜３６アドレス比較回路３８アドレスメッセージデコーダ３９アドレス処理回路４０データ処理回路ＳＷ₁、ＳＷ₂、ＳＷ₃、ＳＷ₄、ＳＷ₅ スイッチ

Claims

(57)【特許請求の範囲】

【請求項１】複数種の情報の受信が可能な情報受信装置
において、上記情報を受信するための受信制御データを情報の種類
に対応して複数記憶する受信制御データ記憶手段と、上記受信制御データ記憶手段に記憶されている複数の受
信制御データから特定の情報に係る受信制御データをキ
ー操作により選択する選択手段と、上記選択手段により選択された受信制御データがセット
される受信制御データ設定部を有し、当該受信制御デー
タ設定部にセットされている受信制御データに係る情報
の受信を許容する受信制御手段とを備えることを特徴と
する情報受信装置。
【請求項２】上記受信制御データ記憶手段は、装置本体
に対して着説可能に備えてなることを特徴とする請求項
１記載の情報受信装置。
【請求項３】上記受信制御手段は、上記受信制御データ
設定部にセットされている受信制御データと受信した情
報とが一致した場合に、一致した受信制御データに係る
情報の受信を許容することを特徴とする請求項１又は２
記載の情報受信装置。