JPH06196626A - 複合電子装置 - Google Patents
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- JPH06196626A JPH06196626A JP4343720A JP34372092A JPH06196626A JP H06196626 A JPH06196626 A JP H06196626A JP 4343720 A JP4343720 A JP 4343720A JP 34372092 A JP34372092 A JP 34372092A JP H06196626 A JPH06196626 A JP H06196626A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2924/181—Encapsulation
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Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 機能の変更追加に対応できる複合半導体装置
の提供。 【構成】 複合電子装置１は複数の半導体装置をパッケ
ージ部分で連結して形成される。半導体装置２は雌型半
導体装置１０となり、パッケージ５の連結面６に嵌合孔
７を有している。また、この嵌合孔の一周壁面は埋没リ
ード１４で形成されている。この埋没リードはワイヤ１
５を介して半導体素子１３の電極に接続されている。半
導体装置３は雄型半導体装置２０となり、パッケージの
連結面に嵌合突子９を有している。この嵌合突子もワイ
ヤを介して半導体素子２１の電極に接続されている。雌
型半導体装置の嵌合孔に雄型半導体装置の嵌合突子を挿
入して複合電子装置を形成する。雌型半導体装置，雄型
半導体装置は種類の異なるものを用意しておき、必要に
応じて組み合わせて使用して所望の機能を得る。
の提供。 【構成】 複合電子装置１は複数の半導体装置をパッケ
ージ部分で連結して形成される。半導体装置２は雌型半
導体装置１０となり、パッケージ５の連結面６に嵌合孔
７を有している。また、この嵌合孔の一周壁面は埋没リ
ード１４で形成されている。この埋没リードはワイヤ１
５を介して半導体素子１３の電極に接続されている。半
導体装置３は雄型半導体装置２０となり、パッケージの
連結面に嵌合突子９を有している。この嵌合突子もワイ
ヤを介して半導体素子２１の電極に接続されている。雌
型半導体装置の嵌合孔に雄型半導体装置の嵌合突子を挿
入して複合電子装置を形成する。雌型半導体装置，雄型
半導体装置は種類の異なるものを用意しておき、必要に
応じて組み合わせて使用して所望の機能を得る。
Description
【０００１】
【産業上の利用分野】本発明は複合電子装置、すなわ
ち、用途に合わせて複数の半導体装置等の電子装置を選
択的に組み合わせて一体品とした複合電子装置に関す
る。
ち、用途に合わせて複数の半導体装置等の電子装置を選
択的に組み合わせて一体品とした複合電子装置に関す
る。
【０００２】
【従来の技術】従来の半導体装置は、パッケージと、こ
のパッケージの内外に亘って延在するリードとを有する
とともに、パッケージ内には所望のＩＣ等を構成する半
導体素子が配設された構造となっている。この半導体装
置にあっては、機能は半導体素子（半導体チップ）設計
段階で決定された半導体素子によって決定する。また、
多機能化を図るためには、単一のパッケージ内に複数の
チップを組み込む構造（マルチチップモジュール）や、
混成集積回路装置（ハイブリッドＩＣ）構造が採用され
ている。これらの技術については、工業調査会発行「電
子材料」１９９２年５月号、平成４年５月１日発行、Ｐ
６〜Ｐ１１に記載されている。
のパッケージの内外に亘って延在するリードとを有する
とともに、パッケージ内には所望のＩＣ等を構成する半
導体素子が配設された構造となっている。この半導体装
置にあっては、機能は半導体素子（半導体チップ）設計
段階で決定された半導体素子によって決定する。また、
多機能化を図るためには、単一のパッケージ内に複数の
チップを組み込む構造（マルチチップモジュール）や、
混成集積回路装置（ハイブリッドＩＣ）構造が採用され
ている。これらの技術については、工業調査会発行「電
子材料」１９９２年５月号、平成４年５月１日発行、Ｐ
６〜Ｐ１１に記載されている。
【０００３】
【発明が解決しようとする課題】単体の半導体装置に対
して、現在顧客側で必要な機能の変更や追加は簡単に行
えず、メーカーへ製作依頼をしなければならない。した
がって、小変更であっても新たな半導体素子を組み込ん
だ半導体装置の開発をメーカに依頼しなければならなく
なる。このため、半導体装置のコストが高くなるととも
に、納期も長くなって新たな半導体装置を入手するのに
時間が掛り、新たな半導体装置を組み込む製品の完成時
期が遅くなってしまう。
して、現在顧客側で必要な機能の変更や追加は簡単に行
えず、メーカーへ製作依頼をしなければならない。した
がって、小変更であっても新たな半導体素子を組み込ん
だ半導体装置の開発をメーカに依頼しなければならなく
なる。このため、半導体装置のコストが高くなるととも
に、納期も長くなって新たな半導体装置を入手するのに
時間が掛り、新たな半導体装置を組み込む製品の完成時
期が遅くなってしまう。
【０００４】本発明の目的は、顧客サイドでも複数種類
の半導体装置を簡単に組合せて実装することによって、
機能の変更や追加ができる複合電子装置を提供すること
にある。本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあきらかに
なるであろう。
の半導体装置を簡単に組合せて実装することによって、
機能の変更や追加ができる複合電子装置を提供すること
にある。本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあきらかに
なるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の複合電子装置
は、パッケージと、このパッケージの内外に亘って延在
する複数のリードと、前記パッケージ内に設けられた半
導体素子と、前記半導体素子の電極とパッケージ内のリ
ード内端を電気的に接続するワイヤとからなる半導体装
置が複数パッケージ部分で連結されてなる構造となって
いる。半導体装置はパッケージの一面の連結面で他の半
導体装置のパッケージの一面の連結面に密着し、かつこ
れら連結面に設けられた嵌合孔に、連結面から突出する
嵌合突子が嵌合することによって連結される。前記嵌合
孔のの一周壁面はパッケージ内に埋没された埋没リード
で形成されていて、嵌合突子の嵌合によって電気的に接
続される。埋没リードおよび嵌合突子はワイヤを介し
て、それぞれを支持するパッケージ内の半導体素子の電
極に電気的に接続されている。各半導体装置のパッケー
ジは連結状態で一つの複合パッケージを構成し、この複
合パッケージの周囲から外部端子としてのリードを突出
させている。また、前記埋没リードおよび嵌合突子の表
面には半田メッキが施されている。埋没リードおよび嵌
合突子の表面の半田は、複合電子装置を実装する際のリ
フローによる熱によって溶けて再度硬化するため、埋没
リードに接触する嵌合突子は半田で接続されることにな
る。なお、前記嵌合孔と嵌合突子の配列等を規格化した
各種の半導体装置を始めとする電子装置が用意され、使
用者はこれらの電子装置から必要な半導体装置を選択し
て組み合わせて使用するようになっている。また、電子
装置のうちには、パッケージ内に配線基板を有し、かつ
この配線基板表面に半導体素子や他の電子部品を搭載し
た混成集積回路装置がある。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の複合電子装置
は、パッケージと、このパッケージの内外に亘って延在
する複数のリードと、前記パッケージ内に設けられた半
導体素子と、前記半導体素子の電極とパッケージ内のリ
ード内端を電気的に接続するワイヤとからなる半導体装
置が複数パッケージ部分で連結されてなる構造となって
いる。半導体装置はパッケージの一面の連結面で他の半
導体装置のパッケージの一面の連結面に密着し、かつこ
れら連結面に設けられた嵌合孔に、連結面から突出する
嵌合突子が嵌合することによって連結される。前記嵌合
孔のの一周壁面はパッケージ内に埋没された埋没リード
で形成されていて、嵌合突子の嵌合によって電気的に接
続される。埋没リードおよび嵌合突子はワイヤを介し
て、それぞれを支持するパッケージ内の半導体素子の電
極に電気的に接続されている。各半導体装置のパッケー
ジは連結状態で一つの複合パッケージを構成し、この複
合パッケージの周囲から外部端子としてのリードを突出
させている。また、前記埋没リードおよび嵌合突子の表
面には半田メッキが施されている。埋没リードおよび嵌
合突子の表面の半田は、複合電子装置を実装する際のリ
フローによる熱によって溶けて再度硬化するため、埋没
リードに接触する嵌合突子は半田で接続されることにな
る。なお、前記嵌合孔と嵌合突子の配列等を規格化した
各種の半導体装置を始めとする電子装置が用意され、使
用者はこれらの電子装置から必要な半導体装置を選択し
て組み合わせて使用するようになっている。また、電子
装置のうちには、パッケージ内に配線基板を有し、かつ
この配線基板表面に半導体素子や他の電子部品を搭載し
た混成集積回路装置がある。
【０００６】
【作用】上記した手段によれば、本発明の複合電子装置
は、各種の電子装置の内から、用途に応じて幾つかの電
子装置を選択して連結することにより、また所定の配線
基板に実装することによって、所望の機能を有する複合
電子装置を得ることができる。したがって、限度はある
が、電子装置の機能の変更や機能の追加拡大等を半導体
装置等の電子装置を製造するメーカーに依頼することな
く自由にできることになる。この結果、機能の異なる電
子装置の開発による製品コストの高騰が抑止できるとと
もに、製品の完成までの時間を短くできる。
は、各種の電子装置の内から、用途に応じて幾つかの電
子装置を選択して連結することにより、また所定の配線
基板に実装することによって、所望の機能を有する複合
電子装置を得ることができる。したがって、限度はある
が、電子装置の機能の変更や機能の追加拡大等を半導体
装置等の電子装置を製造するメーカーに依頼することな
く自由にできることになる。この結果、機能の異なる電
子装置の開発による製品コストの高騰が抑止できるとと
もに、製品の完成までの時間を短くできる。
【０００７】
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図１は本発明による複合半導体装置を構成
する２つの半導体装置を示す斜視図、図２は同じく複合
半導体装置を構成する２つの半導体装置の連結前の状態
を示す断面図、図３は同じく複合半導体装置の断面図、
図４は複合半導体装置を構成する半導体装置における嵌
合突子例を示す拡大斜視図である。
て説明する。図１は本発明による複合半導体装置を構成
する２つの半導体装置を示す斜視図、図２は同じく複合
半導体装置を構成する２つの半導体装置の連結前の状態
を示す断面図、図３は同じく複合半導体装置の断面図、
図４は複合半導体装置を構成する半導体装置における嵌
合突子例を示す拡大斜視図である。
【０００８】この実施例では一次元的に複数の電子装置
を連結させた例について説明する。この例の複合電子装
置１は図３に示すように、２つの半導体装置（電子装
置）によって構成されている。図３に断面図として示す
複合電子装置１は、図１に示すような２つの半導体装置
２，３を、図２に示すように、それぞれの半導体装置
２，３のレジンからなるパッケージ５の連結面６に設け
られた嵌合孔７および嵌合突子９を対面させ、かつ相互
に挿入することによって形成されている。
を連結させた例について説明する。この例の複合電子装
置１は図３に示すように、２つの半導体装置（電子装
置）によって構成されている。図３に断面図として示す
複合電子装置１は、図１に示すような２つの半導体装置
２，３を、図２に示すように、それぞれの半導体装置
２，３のレジンからなるパッケージ５の連結面６に設け
られた嵌合孔７および嵌合突子９を対面させ、かつ相互
に挿入することによって形成されている。
【０００９】複合電子装置１を構成する２つの半導体装
置２，３において、一方の半導体装置２は、雌型半導体
装置１０となり、矩形のパッケージ５の一辺の連結面６
に嵌合孔７を有している。また、パッケージ５の残りの
三辺からは導電性のリード１１が突出している。これら
リード１１はガルウィング形となり表面実装型の半導体
装置となっている。雌型半導体装置１０においては、図
２および図３に示すように、前記パッケージ５内のタブ
１２上には半導体素子１３が固定されている。また、前
記嵌合孔７の一周壁面、すなわち、嵌合孔下面は導電性
の埋没リード１４で形成されている。この埋没リード１
４は、パッケージ５の連結面６において切断されて長く
突出していない。また、埋没リード１４の内端部分およ
びリード１１の内端部分は、前記半導体素子１３の図示
しない電極に導電性のワイヤ１５を介して電気的に接続
されている。この雌型半導体装置１０における半導体素
子１３は、たとえば、演算素子等による中央制御回路
（ＣＰＵ）素子となっている。なお、前記嵌合孔７にお
いて、一部の嵌合孔７の下面部分には埋没リード１４を
設けなくとも良く。また、埋没リード１４の全てをワイ
ヤ１５を介して半導体素子１３の電極に接続しなくとも
よい。これは、回路設計によって自由に選択すればよ
い。嵌合孔７の下面部分に埋没リード１４を設けない嵌
合孔７は、パッケージ５を形成するレジンによって形成
される。さらに、この雌型半導体装置１０にあっては、
完成品メッキが施されていて、前記リード１１および埋
没リード１４の表面には、図示はしないが半田メッキが
設けられている。
置２，３において、一方の半導体装置２は、雌型半導体
装置１０となり、矩形のパッケージ５の一辺の連結面６
に嵌合孔７を有している。また、パッケージ５の残りの
三辺からは導電性のリード１１が突出している。これら
リード１１はガルウィング形となり表面実装型の半導体
装置となっている。雌型半導体装置１０においては、図
２および図３に示すように、前記パッケージ５内のタブ
１２上には半導体素子１３が固定されている。また、前
記嵌合孔７の一周壁面、すなわち、嵌合孔下面は導電性
の埋没リード１４で形成されている。この埋没リード１
４は、パッケージ５の連結面６において切断されて長く
突出していない。また、埋没リード１４の内端部分およ
びリード１１の内端部分は、前記半導体素子１３の図示
しない電極に導電性のワイヤ１５を介して電気的に接続
されている。この雌型半導体装置１０における半導体素
子１３は、たとえば、演算素子等による中央制御回路
（ＣＰＵ）素子となっている。なお、前記嵌合孔７にお
いて、一部の嵌合孔７の下面部分には埋没リード１４を
設けなくとも良く。また、埋没リード１４の全てをワイ
ヤ１５を介して半導体素子１３の電極に接続しなくとも
よい。これは、回路設計によって自由に選択すればよ
い。嵌合孔７の下面部分に埋没リード１４を設けない嵌
合孔７は、パッケージ５を形成するレジンによって形成
される。さらに、この雌型半導体装置１０にあっては、
完成品メッキが施されていて、前記リード１１および埋
没リード１４の表面には、図示はしないが半田メッキが
設けられている。
【００１０】複合電子装置１を構成する他方の半導体装
置３は、雄型半導体装置２０となり、矩形のパッケージ
５の一辺の連結面６に嵌合突子９を有している。また、
パッケージ５の残りの三辺からは、前記雌型半導体装置
１０と同様に導電体からなりかつガルウィング形のリー
ド１１が突出している。雄型半導体装置２０において
は、図２および図３に示すように、前記パッケージ５内
のタブ１２上には半導体素子２１が固定されている。ま
た、前記嵌合突子９は導電性材料で形成されるととも
に、雌型半導体装置１０の嵌合孔７に挿入可能となって
いる。そして、雄型半導体装置２０の嵌合突子９を雌型
半導体装置１０の嵌合孔７に嵌合すると、嵌合突子９は
嵌合孔７の下面部分を形成する埋没リード１４に電気的
に接触するようになっている。また、図１においては、
前記嵌合突子９は真っ直ぐな板状突子となっているが、
図４に示すように、先端近傍側縁が突出する矢尻部２２
とし、矢尻部２２の幅を前記嵌合孔７の幅よりもわずか
に広くして置くことによって、矢尻部２２を嵌合孔７に
弾力的に挿入することができ、簡単に抜けることのない
結合が可能となる。また、嵌合突子９は、連結の強度を
有するように、リード１１よりも厚く形成されている。
また、図２に示すように、嵌合突子９の内端部分および
リード１１の内端部分は、前記半導体素子２１の図示し
ない電極に導電性のワイヤ１５を介して電気的に接続さ
れている。この雄型半導体装置２０における半導体素子
２１は、たとえば、メモリ素子となっている。なお、前
記嵌合突子９の全てをワイヤ１５を介して半導体素子２
１の電極に接続しなくともよい。これは、回路設計によ
って自由に選択すればよい。さらに、この雄型半導体装
置２０にあっては、完成品メッキが施されていて、前記
リード１１および嵌合突子９の表面には、図示はしない
が半田メッキが設けられている。
置３は、雄型半導体装置２０となり、矩形のパッケージ
５の一辺の連結面６に嵌合突子９を有している。また、
パッケージ５の残りの三辺からは、前記雌型半導体装置
１０と同様に導電体からなりかつガルウィング形のリー
ド１１が突出している。雄型半導体装置２０において
は、図２および図３に示すように、前記パッケージ５内
のタブ１２上には半導体素子２１が固定されている。ま
た、前記嵌合突子９は導電性材料で形成されるととも
に、雌型半導体装置１０の嵌合孔７に挿入可能となって
いる。そして、雄型半導体装置２０の嵌合突子９を雌型
半導体装置１０の嵌合孔７に嵌合すると、嵌合突子９は
嵌合孔７の下面部分を形成する埋没リード１４に電気的
に接触するようになっている。また、図１においては、
前記嵌合突子９は真っ直ぐな板状突子となっているが、
図４に示すように、先端近傍側縁が突出する矢尻部２２
とし、矢尻部２２の幅を前記嵌合孔７の幅よりもわずか
に広くして置くことによって、矢尻部２２を嵌合孔７に
弾力的に挿入することができ、簡単に抜けることのない
結合が可能となる。また、嵌合突子９は、連結の強度を
有するように、リード１１よりも厚く形成されている。
また、図２に示すように、嵌合突子９の内端部分および
リード１１の内端部分は、前記半導体素子２１の図示し
ない電極に導電性のワイヤ１５を介して電気的に接続さ
れている。この雄型半導体装置２０における半導体素子
２１は、たとえば、メモリ素子となっている。なお、前
記嵌合突子９の全てをワイヤ１５を介して半導体素子２
１の電極に接続しなくともよい。これは、回路設計によ
って自由に選択すればよい。さらに、この雄型半導体装
置２０にあっては、完成品メッキが施されていて、前記
リード１１および嵌合突子９の表面には、図示はしない
が半田メッキが設けられている。
【００１１】前記半導体装置２，３（雌・雄型半導体装
置１０，２０）は、パッケージ５における連結面６の幅
および厚さが同一となり、連結状態では図３に示すよう
に、２つのパッケージ５で単一形状の複合パッケージ２
５を形成する。また、雌型半導体装置１０および雄型半
導体装置２０のそれぞれのリードピッチも同一となり、
複合電子装置１となった時点では、複合パッケージ２５
の周囲に一定ピッチのリード１１を配するようになる。
したがって、この複合電子装置１は２つの半導体装置
２，３を組み合わせ連結したものであるが、連結後は単
一の半導体装置、すなわち、複合電子装置１を形成する
ことになる。また、複合電子装置１は、実装時の熱によ
って埋没リード１４および嵌合突子９の表面の半田メッ
キが溶けて再硬化するため、連結部分となる嵌合突子９
と埋没リード１４は機械的かつ電気的に確実に接続され
ることになる。なお、実装前に嵌合突子９と埋没リード
１４を半田で固着してもよい。
置１０，２０）は、パッケージ５における連結面６の幅
および厚さが同一となり、連結状態では図３に示すよう
に、２つのパッケージ５で単一形状の複合パッケージ２
５を形成する。また、雌型半導体装置１０および雄型半
導体装置２０のそれぞれのリードピッチも同一となり、
複合電子装置１となった時点では、複合パッケージ２５
の周囲に一定ピッチのリード１１を配するようになる。
したがって、この複合電子装置１は２つの半導体装置
２，３を組み合わせ連結したものであるが、連結後は単
一の半導体装置、すなわち、複合電子装置１を形成する
ことになる。また、複合電子装置１は、実装時の熱によ
って埋没リード１４および嵌合突子９の表面の半田メッ
キが溶けて再硬化するため、連結部分となる嵌合突子９
と埋没リード１４は機械的かつ電気的に確実に接続され
ることになる。なお、実装前に嵌合突子９と埋没リード
１４を半田で固着してもよい。
【００１２】本発明においては、雌型半導体装置１０に
あって能力，機能等が異なる複数種類の半導体装置が用
意されるとともに、雄型半導体装置２０にあっても能
力，機能等が異なる複数種類の半導体装置が用意されて
提供されるようになっている。したがって、使用者にお
いては、製品に半導体装置を組み込む場合、これらの雌
・雄型半導体装置１０，２０を選択して連結して使用す
ればよい。
あって能力，機能等が異なる複数種類の半導体装置が用
意されるとともに、雄型半導体装置２０にあっても能
力，機能等が異なる複数種類の半導体装置が用意されて
提供されるようになっている。したがって、使用者にお
いては、製品に半導体装置を組み込む場合、これらの雌
・雄型半導体装置１０，２０を選択して連結して使用す
ればよい。
【００１３】
【発明の効果】（１）本発明によれば、能力，機能等が
異なる複数種類の雌・雄型半導体装置から所望のものを
選択して連結することによって、複合構造の半導体装置
を形成することができることから、使用者でも所望の機
能を有する半導体装置を得ることができるという効果が
得られる。
異なる複数種類の雌・雄型半導体装置から所望のものを
選択して連結することによって、複合構造の半導体装置
を形成することができることから、使用者でも所望の機
能を有する半導体装置を得ることができるという効果が
得られる。
【００１４】（２）上記（１）により、本発明の複合電
子装置は、能力，機能等が異なる複数種類の雌・雄型半
導体装置から所望のものを選択して連結することによっ
て形成されることから、使用する半導体装置の機能等の
変更事態が発生しても、従来のようにメーカに依頼しな
ければならないようなこともなく、新たな半導体装置を
低コストでかつ短時間に得ることができるという効果が
得られる。
子装置は、能力，機能等が異なる複数種類の雌・雄型半
導体装置から所望のものを選択して連結することによっ
て形成されることから、使用する半導体装置の機能等の
変更事態が発生しても、従来のようにメーカに依頼しな
ければならないようなこともなく、新たな半導体装置を
低コストでかつ短時間に得ることができるという効果が
得られる。
【００１５】（３）上記（１）〜（２）により、本発明
によれば、能力，機能等の変更が容易でかつコストの安
い複合電子装置を提供することができるという相乗効果
が得られる。
によれば、能力，機能等の変更が容易でかつコストの安
い複合電子装置を提供することができるという相乗効果
が得られる。
【００１６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
図５は一次元的に複数の半導体装置を連続的に連結する
複合電子装置を示すものである。この複合電子装置１
は、同図では連結されていないが、半導体装置２，３，
３０と３個の半導体装置で構成され、この半導体装置
２，３，３０を連結することによって複合電子装置１が
形成される。図では連結されていないが、これら全体が
連結されて複合電子装置１を構成するものであるという
意味で、左上に１なる符号を付してある。同図の左端の
半導体装置２は、前記実施例における雌型半導体装置１
０であり、右端の半導体装置３は、前記実施例における
雄型半導体装置２０である。そして、中間の半導体装置
３０は雌雄型半導体装置３１であり、雌型半導体装置１
０に対面する連結面６部分の構造は、雄型半導体装置２
０における連結面６部分の構造となって嵌合突子９を有
している。また、雄型半導体装置２０に対面する連結面
６部分の構造は、雌型半導体装置１０における連結面６
部分の構造となって嵌合孔７を有している。また、断面
であるところから図示はされていないが、パッケージ５
の手前及び奥側の側面からはガルウィング形のリード１
１が突出している。また、この雌雄型半導体装置３１に
おける半導体素子３２は、前記雌型半導体装置１０およ
び雄型半導体装置２０における半導体素子１３，２１と
は別の機能を有する半導体素子となっている。この雌雄
型半導体装置３１も能力，機能等が異なる複数種類の半
導体装置が用意される。この実施例の場合では、雌雄型
半導体装置３１を数個連結することによって、４個以上
の半導体装置の連結による複合電子装置を得ることがで
き、前記実施例同様に機能変更や追加が容易となる。図
６は本発明の他の実施例による複合半導体装置を構成す
る４つの半導体装置を示す断面図である。この実施例で
は二次元的な連結を行う複合電子装置１（連結はされて
いないが、全体で複合電子装置１を構成するということ
で、左上に１なる符号を付す）を示す。複合電子装置１
を構成する半導体装置４１，４２，４３，４４は、外形
形状は同一となっている。すなわち、パッケージ５は正
方形となり、隣合う二辺にガルウィング形のリード１１
が設けられている。また、残りの二辺のうち、一方が嵌
合孔７を有する連結面６となり、他方が嵌合突子９を有
する連結面６となっている。そして、これら半導体装置
４１，４２，４３，４４は、パッケージ５内の図示しな
い半導体素子がそれぞれ異なるようになっている。たと
えば、これら半導体素子は、ＣＰＵを構成する素子，メ
モリチップ，アナログＩＣチップ，ディジタルＩＣチッ
プとなっている。また、これら４種類の半導体装置は、
それぞれ能力，機能等が異なる複数種類の半導体装置が
用意され、適宜選択使用が可能となっている。この実施
例の複合電子装置１も前記実施例同様な効果を奏する。
この二次元的連結を行う半導体装置の形状としては、正
方形のパッケージ５の一辺にリード１１を有し、残りの
三辺には嵌合孔７や嵌合突子９を設ける構造とすれば、
二次元的連結においてさらに多数の半導体装置を連結し
て複合電子装置とすることができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
図５は一次元的に複数の半導体装置を連続的に連結する
複合電子装置を示すものである。この複合電子装置１
は、同図では連結されていないが、半導体装置２，３，
３０と３個の半導体装置で構成され、この半導体装置
２，３，３０を連結することによって複合電子装置１が
形成される。図では連結されていないが、これら全体が
連結されて複合電子装置１を構成するものであるという
意味で、左上に１なる符号を付してある。同図の左端の
半導体装置２は、前記実施例における雌型半導体装置１
０であり、右端の半導体装置３は、前記実施例における
雄型半導体装置２０である。そして、中間の半導体装置
３０は雌雄型半導体装置３１であり、雌型半導体装置１
０に対面する連結面６部分の構造は、雄型半導体装置２
０における連結面６部分の構造となって嵌合突子９を有
している。また、雄型半導体装置２０に対面する連結面
６部分の構造は、雌型半導体装置１０における連結面６
部分の構造となって嵌合孔７を有している。また、断面
であるところから図示はされていないが、パッケージ５
の手前及び奥側の側面からはガルウィング形のリード１
１が突出している。また、この雌雄型半導体装置３１に
おける半導体素子３２は、前記雌型半導体装置１０およ
び雄型半導体装置２０における半導体素子１３，２１と
は別の機能を有する半導体素子となっている。この雌雄
型半導体装置３１も能力，機能等が異なる複数種類の半
導体装置が用意される。この実施例の場合では、雌雄型
半導体装置３１を数個連結することによって、４個以上
の半導体装置の連結による複合電子装置を得ることがで
き、前記実施例同様に機能変更や追加が容易となる。図
６は本発明の他の実施例による複合半導体装置を構成す
る４つの半導体装置を示す断面図である。この実施例で
は二次元的な連結を行う複合電子装置１（連結はされて
いないが、全体で複合電子装置１を構成するということ
で、左上に１なる符号を付す）を示す。複合電子装置１
を構成する半導体装置４１，４２，４３，４４は、外形
形状は同一となっている。すなわち、パッケージ５は正
方形となり、隣合う二辺にガルウィング形のリード１１
が設けられている。また、残りの二辺のうち、一方が嵌
合孔７を有する連結面６となり、他方が嵌合突子９を有
する連結面６となっている。そして、これら半導体装置
４１，４２，４３，４４は、パッケージ５内の図示しな
い半導体素子がそれぞれ異なるようになっている。たと
えば、これら半導体素子は、ＣＰＵを構成する素子，メ
モリチップ，アナログＩＣチップ，ディジタルＩＣチッ
プとなっている。また、これら４種類の半導体装置は、
それぞれ能力，機能等が異なる複数種類の半導体装置が
用意され、適宜選択使用が可能となっている。この実施
例の複合電子装置１も前記実施例同様な効果を奏する。
この二次元的連結を行う半導体装置の形状としては、正
方形のパッケージ５の一辺にリード１１を有し、残りの
三辺には嵌合孔７や嵌合突子９を設ける構造とすれば、
二次元的連結においてさらに多数の半導体装置を連結し
て複合電子装置とすることができる。
【００１７】図７は本発明の他の実施例による複合半導
体装置を構成する２つの半導体装置を示す断面図であ
る。この実施例では、複合電子装置１を構成する電子装
置の一つが混成集積回路装置５０である場合を示す。こ
の混成集積回路装置５０は、雌型半導体装置１０を構成
する構造となり、パッケージ５の右端の連結面６に嵌合
孔７を有する構造となっている。そして、この混成集積
回路装置５０に、図で示す左側の雄型半導体装置２０が
連結されるようになっている。この図でも左上に複合電
子装置を示す１なる符号を付す。前記混成集積回路装置
５０は、パッケージ５内のタブ１２上に配線基板５１が
固定されている。この配線基板５１の表面には、半導体
素子５２やチップコンデンサ等のチップ部品５３が搭載
されている。また、前記半導体素子５２にあっては、そ
の図示しない電極と配線基板５１の図示しない配線層が
導電性のワイヤ１５で電気的に接続されている。また、
配線基板５１の周縁の図示しない配線層によるパッド
と、リード１１および埋没リード１４の内端は、導電性
のワイヤ１５で電気的に接続されている。なお、前記リ
ード１１および埋没リード１４の内端は、直接配線基板
５１の図示しないパッドに電気的に接続される構造であ
ってもよい。前記雄型半導体装置２０および混成集積回
路装置５０は、能力，機能等が異なる複数種類が提供さ
れる。そこで、使用者において、必要に合わせて半導体
装置や混成集積回路装置を選択して組み合わせ連結して
複合電子装置１を得る。この実施例によれば、さらに多
機能化を図ることができる。
体装置を構成する２つの半導体装置を示す断面図であ
る。この実施例では、複合電子装置１を構成する電子装
置の一つが混成集積回路装置５０である場合を示す。こ
の混成集積回路装置５０は、雌型半導体装置１０を構成
する構造となり、パッケージ５の右端の連結面６に嵌合
孔７を有する構造となっている。そして、この混成集積
回路装置５０に、図で示す左側の雄型半導体装置２０が
連結されるようになっている。この図でも左上に複合電
子装置を示す１なる符号を付す。前記混成集積回路装置
５０は、パッケージ５内のタブ１２上に配線基板５１が
固定されている。この配線基板５１の表面には、半導体
素子５２やチップコンデンサ等のチップ部品５３が搭載
されている。また、前記半導体素子５２にあっては、そ
の図示しない電極と配線基板５１の図示しない配線層が
導電性のワイヤ１５で電気的に接続されている。また、
配線基板５１の周縁の図示しない配線層によるパッド
と、リード１１および埋没リード１４の内端は、導電性
のワイヤ１５で電気的に接続されている。なお、前記リ
ード１１および埋没リード１４の内端は、直接配線基板
５１の図示しないパッドに電気的に接続される構造であ
ってもよい。前記雄型半導体装置２０および混成集積回
路装置５０は、能力，機能等が異なる複数種類が提供さ
れる。そこで、使用者において、必要に合わせて半導体
装置や混成集積回路装置を選択して組み合わせ連結して
複合電子装置１を得る。この実施例によれば、さらに多
機能化を図ることができる。
【００１８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
装置等に適用した場合について説明したが、それに限定
されるものではない。本発明は少なくとも電子装置には
適用できる。
なされた発明をその背景となった利用分野である半導体
装置等に適用した場合について説明したが、それに限定
されるものではない。本発明は少なくとも電子装置には
適用できる。
【図１】本発明による複合半導体装置を構成する２つの
半導体装置を示す斜視図である。
半導体装置を示す斜視図である。
【図２】本発明による複合半導体装置を構成する２つの
半導体装置の連結前の状態を示す断面図である。
半導体装置の連結前の状態を示す断面図である。
【図３】本発明による複合半導体装置の断面図である。
【図４】本発明による複合半導体装置を構成する半導体
装置における嵌合突子例を示す拡大斜視図である。
装置における嵌合突子例を示す拡大斜視図である。
【図５】本発明の他の実施例による複合半導体装置を構
成する３つの半導体装置を示す断面図である。
成する３つの半導体装置を示す断面図である。
【図６】本発明の他の実施例による複合半導体装置を構
成する４つの半導体装置を示す断面図である。
成する４つの半導体装置を示す断面図である。
【図７】本発明の他の実施例による複合半導体装置を構
成する２つの半導体装置を示す断面図である。
成する２つの半導体装置を示す断面図である。
１…複合電子装置、２，３…半導体装置（電子装置）、
５…パッケージ、６…連結面、７…嵌合孔、９…嵌合突
子、１０…雌型半導体装置、１１…リード、１２…タ
ブ、１３…半導体素子、１４…埋没リード、１５…ワイ
ヤ、２０…雄型半導体装置、２１…半導体素子、２２…
矢尻部、２５…複合パッケージ、３０…半導体装置、３
１…雌雄型半導体装置、３２…半導体素子、４１，４
２，４３，４４…半導体装置、５０…混成集積回路装
置、５１…配線基板、５２…半導体素子、５３…チップ
部品。
５…パッケージ、６…連結面、７…嵌合孔、９…嵌合突
子、１０…雌型半導体装置、１１…リード、１２…タ
ブ、１３…半導体素子、１４…埋没リード、１５…ワイ
ヤ、２０…雄型半導体装置、２１…半導体素子、２２…
矢尻部、２５…複合パッケージ、３０…半導体装置、３
１…雌雄型半導体装置、３２…半導体素子、４１，４
２，４３，４４…半導体装置、５０…混成集積回路装
置、５１…配線基板、５２…半導体素子、５３…チップ
部品。
Claims (4)
- 【請求項１】 パッケージと、このパッケージの内外に
亘って延在する複数のリードと、前記パッケージ内に設
けられた半導体素子と、前記半導体素子の電極とパッケ
ージ内のリード内端を電気的に接続するワイヤとからな
る電子装置が複数パッケージ部分で連結されてなる複合
電子装置であって、連結される電子装置のそれぞれのパ
ッケージの連結面には複数の嵌合孔またはこれら嵌合孔
に挿入される嵌合突子を有し、前記嵌合孔に嵌合突子が
嵌合されることによって単一の電子装置のパッケージと
他の電子装置のパッケージが一体化され、かつ複数のパ
ッケージによって単一形状の複合パッケージが構成さ
れ、この複合パッケージの周囲からリードが突出した構
造となっていることを特徴とする複合電子装置。 - 【請求項２】 前記嵌合孔の少なくとも一部は嵌合孔の
一周壁面がパッケージ内に埋没された埋没リードで形成
され、かつ嵌合突子との嵌合によって嵌合突子と前記埋
没リードは電気的に接続されていることを特徴とする請
求項１記載の複合電子装置。 - 【請求項３】 前記埋没リードおよび嵌合突子の少なく
とも一部は埋没リードまたは嵌合突子が設けられたパッ
ケージ内の半導体素子の電極に電気的に接続されている
ことを特徴とする請求項１記載の複合電子装置。 - 【請求項４】 前記電子装置の少なくとも一つはパッケ
ージ内に配線基板を有するとともに、この配線基板に前
記半導体素子や他の電子部品が搭載され、かつパッケー
ジの内外に亘って延在するリードの内端は前記配線基板
の電極に直接またはワイヤを介して電気的に接続された
混成集積回路装置となっていることを特徴とする請求項
１記載の複合電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343720A JPH06196626A (ja) | 1992-12-24 | 1992-12-24 | 複合電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4343720A JPH06196626A (ja) | 1992-12-24 | 1992-12-24 | 複合電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196626A true JPH06196626A (ja) | 1994-07-15 |
Family
ID=18363737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4343720A Withdrawn JPH06196626A (ja) | 1992-12-24 | 1992-12-24 | 複合電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196626A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001099189A1 (en) * | 2000-06-19 | 2001-12-27 | Advantest Corporation | Method and apparatus for edge connection between elements of an integrated circuit |
| US6369445B1 (en) | 2000-06-19 | 2002-04-09 | Advantest Corporation | Method and apparatus for edge connection between elements of an integrated circuit |
| KR100379110B1 (ko) * | 1999-05-27 | 2003-04-08 | 엔이씨 일렉트로닉스 코포레이션 | 반도체모듈 및 반도체모듈들의 상호접속방법 |
-
1992
- 1992-12-24 JP JP4343720A patent/JPH06196626A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379110B1 (ko) * | 1999-05-27 | 2003-04-08 | 엔이씨 일렉트로닉스 코포레이션 | 반도체모듈 및 반도체모듈들의 상호접속방법 |
| WO2001099189A1 (en) * | 2000-06-19 | 2001-12-27 | Advantest Corporation | Method and apparatus for edge connection between elements of an integrated circuit |
| US6369445B1 (en) | 2000-06-19 | 2002-04-09 | Advantest Corporation | Method and apparatus for edge connection between elements of an integrated circuit |
| US6440775B2 (en) | 2000-06-19 | 2002-08-27 | Advantest Corporation | Method and apparatus for edge connection between elements of an integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |