JPH06195256A

JPH06195256A - 記憶システム及びそのアクセス管理方法

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Publication number: JPH06195256A
Application number: JP4119576A
Authority: JP
Inventors: Ronald Luijten; ルーイージテン・ロナルド; Marco Heddes; ヘデス・マルコ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-07-10
Filing date: 1992-04-14
Publication date: 1994-07-15
Anticipated expiration: 2011-02-07
Also published as: DE69130392D1; DE69130392T2; JPH0812634B2; EP0522224B1; US5432908A; EP0522224A1

Abstract

(57)【要約】【目的】不要情報の収集動作を必要とせず、高速に異
なる要求に簡単に適応しうる非常に普遍的なバッファ管
理を実現する記憶システム及びバッファ管理方法を提供
すること。【構成】複数のバッファに副分割された共用メモリー
（１０）と、バッファ制御レコード（ＢＣＲ）のためバ
ッファと同数のセクションに副分割されたバッファ制御
メモリー（１１）と、バッファ制御メモリー（１１）と
共に使用するバッファ・マネジャ（１２）とを含み、バ
ッファ・マネジャ（１２）はバッファの割振りを許可し
又は許可しない要求マネジャ（２０）と、スタック（２
３．１）にＢＣＲを保持することによって自由バッファ
を制御するスタック・マネジャ（２１）と、ＦＩＦＯ連
係リスト（２３．２−２３．ｎ）に割振り済みバッファ
のＢＣＲを保持するＦＩＦＯマネジャ（２２）とを含
み、連係リストに対応するＢＣＲを保持することによっ
てバッファを組織し制御するようにしたことを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の使用者がアクセス
しうる大容量且つ高速メモリーの管理に関する。

【０００２】

【従来の技術】かかるメモリーはバッファと称する複数
の小部分に論理的に副分割される。バッファの存在と同
等に多数のバッファ制御レコード（ＢＣＲ）用セクショ
ンを有するバッファ制御メモリーが使用され、バッファ
・マネジャは連係リストに対応するＢＣＲを保持するこ
とによってこれらバッファを組織し、制御する。自由バ
ッファのＢＣＲは自由バッファ連係リスト及び使用者に
従い、連係リストに割振り済みバッファのＢＣＲに保持
される。

【０００３】バッファ・マネジャは使用者が要求するバ
ッファの割振りの許可又は不許可を決定し、使用者に対
してバッファのアドレスを供給し、上記のバッファ制御
メモリーに異なる連係リストを保持する。本発明の高速
バッファ管理は通信網の広帯域切替装置のプロトコル・
アダプタに使用することができ、又は他の高速プロトコ
ル施設に使用することができる。その上、バッファ管理
のみではなく、如何なる種類の高速資源管理が要求され
る他の分野にも使用することもできる。

【０００４】如何なる通信網においても、処理すべき情
報量及び送信するべきデータ量の増加に伴い、情報の高
速切替が重要なタスクとなってきた。そのため、回線又
は伝送リンクが相互接続されて情報交換しうるようなネ
ットワーク・ノードは屡々ネットワーク内で遅延を発生
する。従って、高速であり、実際に遮断しない切替ノー
ドの使用が望まれている。しかし、かかる切替ノードの
プロトコル・アダプタのためには大容量且つ高速なメモ
リーを必要とする。その上、これらメモリーの管理は異
なる負荷状態に対してシステムが適応しうるよう非常に
効率良く、高速且つ柔軟性がなければならない。

【０００５】本発明に対し最も近い先行技術はエー・ピ
ー・エングバーセンの論文“単一共用ランダム・アクセ
ス・メモリーからの多重先入先出待ち行列管理用アルゴ
リズム”（ＩＢＭ技術公開ブリテン、Ｖｏｌ．３２，Ｎ
ｏ．３Ｂ，４８８−４９２頁，１９８９年８月）に開示
されている。そこには、単一の共用ランダム・アクセス
・メモリー（ＲＡＭ）内の複数の待ち行列用管理方式が
開示されており、それは公知技術が要求する断片化され
たメモリーを再組織化することによる“不要情報収集”
動作を避けようとするものである。

【０００６】この開示論文では、待ち行列要素はデータ
ＲＡＭと称するＲＡＭに記憶され、n-partＲＡＭと称す
る第２のＲＡＭは出力待ち行列におけるデータの配分を
示すポインタの記憶に使用される。このシステムは出力
ポートごとにレジスタを持つことにより、そこから次の
データを読むデータＲＡＭのアドレスを示して作業す
る。このレジスタはデータＲＡＭにデータが記憶されて
いたアドレスと同じアドレスにおけるn-partＲＡＭか
ら、出力待ち行列の次のデータが記憶されているアドレ
スを読出すことによってデータが送信されている間に更
新される。

【０００７】

【発明が解決しようとする課題】この方式におけるハー
ドウェアの実現は複雑であり、クロック周期が少いこと
が必要であるため、現在の高速管理設備程高速ではな
い。本発明は上記の問題に鑑みてなされたもので、組織
化に対する“不要情報収集”動作を必要としないバッフ
ァ管理方式を提供することを目的とする。本発明の他の
目的は、高速で実現しうるバッファ管理方式を提供する
ことである。本発明の他の目的は、高速通信網のプロト
コル・アダプタの一部として使用するよう設計された高
速バッファ管理を提供することである。本発明の更に他
の目的は異なる要求に簡単に適応しうる非常に普遍的な
バッファ管理方式を提供することである。

【０００８】

【課題を解決するための手段】本発明は、上記の課題を
解決するため、本発明による高速バッファ管理を実現す
るハードウェア設備を含む切替サブシステムを有する通
信網を提供する。後述する本発明の実施例はギガビット
構内情報通信網用広帯域切替装置の一部として使用する
ことができる。

【０００９】本発明は上記の目的を達成するため、残り
の問題を解決し、公知のソフトウェア及びハードウェア
における問題解決の欠点を除去するものである。本発明
による高速バッファ管理方式においては、共用大容量高
速メモリーが、連係リストとの組合わせにおいて、バッ
ファ管理により組織化され制御される複数のバッファに
論理的に副分割される。この連係リストの使用による間
接アドレス指定は簡単な計画を可能にするため、高速用
に設定可能である。このバッファは使用者の要求によ
り、データを記憶し読出すことができるよう割振り可
能、且つアクセス可能である。バッファに対するアクセ
スはバッファ・マネジャで設定しうる規則によって制御
される。

【００１０】本発明は下記のような利点を有する。・バッファ要求を許可する各種戦略を実現することがで
きるように、複数のバッファ管理計画を設定することが
できる。・バッファの大きさを変更可能にすることができる（１
仮想チャンネル・ベース当り）。・各命令：“バッファ要求”（request buffer）、“バ
ッファをＦＩＦＯにプット”（put buffer into FIF
O）、“バッファをＦＩＦＯからゲット”（get buffer
from FIFO）、及び“バッファを解放”（release buffe
r）は４周期で実行することができる（上記のＩＢＭ技
術公開ブリテンにおけるユー・ピー・エングバーセンの
論文に記述されている設定の５周期と対比する）。これ
らの命令は同時に実行することができる。

【００１１】・多重ＦＩＦＯ待ち行列を設定することが
できるのみでなく、ＦＩＦＯマネジャを（他の）スタッ
ク・マネジャと交換することによって、多重ＬＩＦＯ
（後入／先出）待ち行列を設定することも可能である。・本実施例におけるバッファ管理は設計時、初期設定
中、及び実行時間中に変数を設定可能である。・可変長のメッセージを支持することができる（メッセ
ージのパケット数で規定する）。

【００１２】

【実施例】以下、添付図面に基づき本発明の実施例を詳
細に説明する。次の説明は主にネットワークの切替又は
スイッチング・サブシステムの一部であるプロトコル・
アダプタに関するものである。アダプタは大容量高速共
用メモリーを有し、切替装置側でパケットを送受信し、
使用者側で操作するトランシーバである。大容量高速メ
モリーは論理的に小単位に副分割され（以下、バッファ
と呼ぶ）、複数使用者に同時に割振り可能であり、アク
セスすることができる。メモリーがこれら使用者に共用
される場合、問題発生を避けるため、使用者に対するバ
ッファの割り当てのため、及び与えられた記憶容量を非
常に効率よく使用するための規則を設定しなければなら
ない。

【００１３】第１実施例は本発明による高速バッファ管
理のハードウェアに対する実施であり、ネットワークの
プロトコル・アダプタの一部である。第１実施例は図１
に示す３つの主な部分、大容量データ・メモリー１０
と、バッファ制御レコード・メモリー（BCR メモリー）
１１と、バッファ・マネジャ１２とから成る、両メモリ
ー１０，１１はランダム・アクセス・メモリー（ＲＡ
Ｍ）である。ＢＣＲメモリー１１は、各バッファが対応
するバッファ制御レコード（ＢＣＲ）を持ちうるよう
に、データ・メモリー１０におけるバッファの存在数と
同等に多数のバッファ制御レコード（ＢＣＲ）に副分割
される。ＢＣＲはバッファ・マネジャ１２によって組織
され制御され、ＢＣＲメモリー１１の異なる連係リスト
に保持される。

【００１４】多重使用者（仮想チャネル）がバス１４を
介してレシーバ／送信装置１３に接続される。使用者か
らデータを受信すると、データのために必要なスペース
の大きさに従って１又はそれ以上のバッファを要求す
る。自由バッファが十分使用可能であると、バッファ・
マネジャ１２で設定する規則が満足され、マネジャ１２
により要求が許可される。要求されている自由バッファ
をＢＣＲに維持されている自由バッファ連係リストから
飛出させ（ＰＯＰ）、そのバッファのアドレスがバッフ
ァ・マネジャ１２及びレシーバ１３に使用可能となる。
以下、使用者データ（UserData）と呼ばれるこれらアド
レスにより、バッファはランダム・アクセス・データ・
メモリー１０及びレシーバ１３に割り振られ、それによ
り使用者自身がデータ・メモリー１０にアクセスする。

【００１５】第１実施例のバッファ・マネジャ１２は要
求マネジャ２０と、スタック（バッファ）マネジャ２１
と、先入／先出マネジャ（ＦＩＦＯマネジャ）２２との
３つの構成ブロックから成る（図２に示す）。後述する
一定の規則に基づき、要求マネジャ２０はバッファの要
求を許可し又は許可しない。要求マネジャ２０がバッフ
ァの要求を許可すると、要求されている自由バッファに
対応するＢＣＲはスタック・マネジャ２１によって制御
され維持されているＢＣＲメモリー１１の自由バッファ
連係リストから飛出す（ＰＯＰ）。自由バッファのＢＣ
Ｒはスタック２３．１に維持される。スタック２３．１
から飛出した（ＰＯＰ）バッファの使用者データ（User
Data）は使用可能となり、対応するバッファはアクセス
可能となる。割振り済みバッファはＦＩＦＯ連係リスト
２３．１−２３．ｎに対しそのＢＣＲを加えることによ
って、各使用者に対して１つの異なる論理的待ち行列に
保持される。ＦＩＦＯマネジャ２２はこれらＦＩＦＯ２
３．２−２３．ｎを制御し処理するために使用される。
バッファはＦＩＦＯ２３．２−２３．ｎ及びスタック２
３．１を使用してそれらを処理することにより再周期す
る。

【００１６】図３はＢＣＲメモリー１１とデータ・メモ
リー１０のバッファとの異なる連係リストの組織化を示
す。この例では、２つの使用者（仮想チャネルＶＣ０及
びＶＣ１）がデータ・メモリー１０に対してアクセスす
る。第１の仮想チャネルのデータは英大文字（図３のバ
ッファ３０．３及び３０．５に示すような）として示さ
れ、第２の仮想チャネルのデータは英小文字（図３のバ
ッファ３０．１及び３０．８で示すような）として示さ
れる。図３のバッファ３０．３，３０．５，３０．１
３，及び３０．１０は仮想チャネルＶＣ０のデータを含
み、バッファ３０．８及び３０．１はＶＣ１のデータを
含み、残りのバッファは自由である。ＢＣＲメモリー１
１に記憶されている対応するＢＣＲは２つのフィールド
を有する。

【００１７】第１のフィールドは、本実施例では、デー
タ・メモリー１０の対応するバッファのアドレスを含む
使用者データ（UserData）フィールドであり、第２のフ
ィールドは他のＢＣＲに対する次（next）と呼ばれるポ
インタである。自由バッファ３０．２，３０．４，３
０．６，３０．７，３０．９，３０．１１，３０．１
２，及び３０．１４のＢＣＲはＢＣＲメモリー１１の自
由バッファ連係リストに保持される。この連係リストは
ＢＣＲ３１．２から始まり、次に続くＢＣＲに対するポ
インタによって連係される。そのポインタ・フィールド
は一方のＢＣＲから他方のＢＣＲへ矢印で概略示すよう
次のＢＣＲのアドレスを含む。自由バッファ連係リスト
は図２に示すスタック２３．１のように行動し、スタッ
クの第１のフィールド（使用者データ：UserData）を印
すポインタ先頭（top)を有する。スタックの終端におい
て、スタックなしポインタが必要なため、スタック終端
の最後のＢＣＲ３１．１４に無（nil ）フィールドを有
する。

【００１８】ＶＣ０及びＶＣ１によって割り振られたバ
ッファのＢＣＲは２つのＦＩＦＯ連係リストに保持され
る。最初のＢＣＲはフロント( front)（０）ポインタ
（ＢＣＲ３１．３を見よ）から開始し、バック( back)
（０）ポインタを有するＢＣＲ３１．１０で終了する。
第２の連係リストの開始はフロント（１）により指定さ
れ、その最後のＢＣＲ３１．１がバック（１）によって
指定される。割振り済みバッファに対するＢＣＲの次
（next）フィールドは、ＶＣ０及びＶＣ１のリストがＦ
ＩＦＯリストのように行動するよう、次に続くＢＣＲの
アドレスを含む。これらＦＩＦＯ内で連続する順序は矢
印で示す。

【００１９】バッファ・マネジャ１２の３つの構成要素
２０−２２の使用方法を次に示す例によって明らかにす
る。本例に示す本発明によるシステムは高速スイッチ
（切替装置）又は高速ＬＡＮアダプタの一部である。本
実施例では、プロトコル装置はレシーバ／送信部１３
（図１）で構成されるものとする。

【００２０】レシーバはデータ・ブロックの受信に従
い、下述する動作を実行する。ここで使用するブロック
の語はフレーム，パケット，又はセルのように文献で公
知のデータ単位を示すものとして使用される。それは仮
想チャネル識別名（virtual channel identifier;VCID
）と称する接続識別名（ＩＤ）を確認して、バッファ
を要求する。要求マネジャ２０は要求が許可されるかど
うかを決定し（図２では“要求許可”の記号で示す）、
スタック・マネジャ２１がスタック２３．１から自由バ
ッファが飛出すことを可能にする。ここで、スタック・
マネジャ２１により、この自由バッファに対するポイン
タと同様対応するＢＣＲに対するポインタが戻される。

【００２１】自由バッファに対するポインタは受信した
データをこのバッファに記憶することができるようにす
るそのアドレスである。従って、レシーバは仮想チャネ
ルに対応するＦＩＦＯにこのバッファ及びそのＢＣＲを
プット（ＰＵＴ）する。この動作はパラメータとしてＶ
ＣＩＤ及びＢＣＲポインタを有するＦＩＦＯマネジャ２
２において、プット（ＰＵＴ）命令を実行することによ
って行うことができる。そこで、自由バッファ連係リス
トから除去されたバッファは仮想チャネルのＦＩＦＯ連
係リストに加えられる。大きなデータ・パケットを受信
しなければならない場合、バッファを要求する処理等は
反覆的に行われる。この機能を効率よく実行するため
に、特別な規則を設定することができる。

【００２２】送信装置は次の動作を実行する。仮想チャ
ネル（ＶＣ０）の十分なデータを受信した場合（例え
ば、数個のデータ・ブロックから成るメッセージを完成
する場合）、送信装置は対応するＦＩＦＯを読出す。フ
ロント（０）によって指定されたこのＦＩＦＯの最初の
ＢＣＲ３１．３及び対応するバッファ３０．３の使用者
データはＦＩＦＯマネジャ２２によって戻される。バッ
ファ３０．３のアドレスは使用者データによって与えら
れ、このバッファに記憶されているデータは読出され、
たぶん送信装置が作成し、初頭に付されたヘッダを伴っ
て送信される。データの読出しの完了後、該バッファは
自由と印されねばならない。これは要求マネジャ２０に
よる解放（RELEASE ）命令の実行により、及びスタック
２３．１のバッファ（使用者データで識別される）を押
込む（ＰＵＳＨ）ことによって実行することができる。
送信装置は記憶されている全バイトを送信するまでその
読出しを続行することができる。自由バッファの数は解
放されたバッファの数により増加する。

【００２３】ここで必要な同期機構は全システムのもの
に従うものであり、本発明によるバッファ管理によって
影響されないので、詳細な説明は要しない。次に、第１
実施例による要求マネジャ２０及びそれを実施すること
ができる規則を以下で説明する。

【００２４】１）要求マネジャ仮想チャネル[i] によって割り振りうる最大バッファ数
は、バッファの最大数（locMax[i])によって限定される
ように各仮想チャネル[i] に割り当てられる。これは少
数の使用者（ＶＣ_S）がすべて使用可能な自由バッファ
を消費することを防止することである。その上、多数の
特約バッファ（privMin[i]）が対応する使用者のために
予約されるというように、それらバッファが各使用者に
割り当てられる。これらバッファは他の使用者に対して
割振り可能ではない。その使用者がそのすべての特約バ
ッファを消費しない限り、使用者のバッファ要求は常に
許可されるであろう。

【００２５】これらの規則及び上記で規定した変数に基
づき、下記のバッファ管理方式が可能である。・固定方式：１ＶＣに対する各特約の固定部分に分割さ
れる。例えば、privMin[i]＝locMax[i] 、又はprivMin[i]は使
用されず、SUMlocMax[i]＝“使用可能なバッファの合計
数”である。・共用方式：データ・メモリー１０は全チャネル間で完
全に共用される。要求マネジャは不要であり、スタック
の自由バッファのみを要す。

【００２６】・最大と共用方式：共用されるがＶＣ当り
未決バッファの数に制限がある（例えば、privMin[i]は
使用されない）。・特約と共用方式：共用されるがＶＣ当り特約バッファ
の予約数を有する（例えば、locMax[i] は使用されな
い）。・組合せ方式：上記最後の２方式を組合わせた方式。組合せ方式は最も一般的且つ複雑なものであり、第１実
施例で設定される。

【００２７】要求マネジャ２０のハードウェアの実施は
図４に示す。要求マネジャ２０は前述のように設定した
規則を使用し、及び局所的及び全体的変数（仮想チャネ
ルに対しては局所）を使用することにより、バッファの
要求及び解放を管理する。要求マネジャ２０がバッファ
の要求を許可した場合、自由バッファのスタック２３．
１から自由バッファが飛出す（ＰＯＰ）ことによって実
際にバッファを得る（ＧＥＴ）ことは使用者自身のタス
クである。バッファの使用後、それは解放しなければな
らない。これは、要求マネジャ２０に対し解放（RELEAS
E ）命令を要求すると共に、バッファをスタック２３．
１に押込む（ＰＵＳＨ）命令を要求する。

【００２８】下記において、前述の組合せ方式の設定を
説明する。他の計画の場合、ハードウェアは簡単にする
ことができる。下記の状態変数はバッファ管理規則の設
定のために使用される。・used[i] ：このパラメータ（ＶＣ（ｉ）に対して局
所）はＶＣ（ｉ）が現在使用しているバッファの数を示
す。許可された要求がこのパラメータを増分し、解放が
それを減分する。・locMax[i] ：ＶＣ（ｉ）が使用しうるバッファの最大
数。それは要求マネジャに対しては定数であるが、例え
ば制御処理装置によって変更することができる。

【００２９】・privMin[i]：ＶＣ（ｉ）による特約の使
用のために予約されるバッファの数。要求マネジャ２０
に対して定数であるが、locMax[i] と同様変更すること
ができる。・NotReserved : FreeBuffers が自由バッファの合計数
を示す場合、ResBuffersは予約されるバッファの合計数
（すなわち、まだ特約バッファとして要求されていな
い）を示す。従って、NotReserved は下記の方程式で与
えられるように、予約されていない自由バッファの数を
示すよう規定される。 NotReserved = FreeBuffers - ResBuffers ・・・・（１）

【００３０】更に詳細は下記リスティングにより与えら
れる。これら変数に従い実行されるべき要求マネジャ２
０の動作を下記の“Pseudo Pascal ”（疑似パスカル）
構文を使用して書いたリスティングに示す。

【００３１】初期設定全ｉに対して行う開始 used[i] := 0 ; privMin[i] := "適合するよう"; locMax[i] := "適合するよう"; 終了； NotReserved := "バッファの合計数" −SUM （privMin[i]）;

【００３２】機能要求｛ｉは仮想チャネルＩＤ｝ if ( used[i] < privMin[i] ) then 開始 used[i] := used[i]+1; Request := "許可" 終了

【００３３】 else if ( NotReserved > 0 ) 及び ( used[i] < locMax[i] ) then 開始 used[i] := used[i]+1; NotReserved := NotReserved-1; Request := "許可"; 終了 else Request := "不許可";

【００３４】機能解放｛ｉは仮想チャネルＩＤ｝ if ( used[i]≦ privMin[i] ) then used[i] := used[i]-1 else 開始 used[i] := used[i]-1; NotReserved := NotReserved+1; 終了;

【００３５】上記の規則及び与えられたリスティングに
基づく要求マネジャ２０は図４に示すブロック図に従い
効率的に設定することができる。該ブロック図は書戻し
レジスタ（WriteBackReg）４０と、変数４１と、作業レ
ジスタ４２と、サーバ４３とから成る。局所変数used
[i] ，locMax[i] ，及びprivMin[i]（仮想チャネルに対
して局所）はＲＡＭ４４に記憶される。ＶＣ０の局所変
数はこのＲＡＭ４４の上の行に記憶され、それに続く使
用者ｉ＞０を有するＶＣ（ｉ）の変数は下の行に記憶さ
れる。全体的な変数NotReserved は変数ブロック４１の
一部であるレジスタ４５に記憶される。３つのレジスタ
４６．１−４６．３はこのＶＣの要求に従いＲＡＭ４４
から読出されたＶＣの局所変数を記憶するために使用さ
れる。

【００３６】サーバ４３は作業レジスタ４２に記憶され
ている変数を使用することにより要求が許可されうるか
どうかを検査する。その検査は実施する規則に基づいて
行われる。機能要求及び機能解放があったときに、リス
ティングに異なる検査が与えられる。局所変数及び全体
的変数はリスティングに示す単一工程を実行する要求／
解放サーバ４７に送られる。変数は必要な場合、加算機
構４８及び減算機構４９を使用して増加又は減少され
る。これら加算機構及び減算機構は要求／解放サーバ４
７に接続され、制御される。書戻しレジスタ４０は変更
された変数used[i] をＲＡＭ４１に書戻す前にそれを記
憶するレジスタ５０を構成し、使用する。その他の一定
の状態機構（図に示していない）が後の４部分４０−４
３の動作を制御する。

【００３７】次に、図４に示す要求マネジャ２０の動作
の説明に進む。仮想チャネル、例えばＶＣ０の要求に従
い、ＲＡＭ４４の局所変数のアドレスとして仮想チャネ
ル識別名（ＶＣＩＤ）が使用される。このアドレスを使
用することにより、仮想チャネルの局所変数はＲＡＭ４
４からレジスタ４６．１−４６．３に読出される。サー
バ４３は要求が許可されうるかどうかを確認し、それに
従い、リスティングに示すアルゴリズムを使用して局所
及び全体的変数を変更する。要求が許可されると、変数
used[i] は下式に示すように、加算機構／減算機構４８
を使用して増加する。

【００３８】 used[i] := used[i]＋１・・・・（２）バッファが予約されずに使用可能であり、used[i] ≧pr
ivMin[i]、及びused[i] < locMax[i] であると、方程式
（３）で与えられるように、変数NotReservedは減少す
る。 NotReserved := NotReserved−１・・・・（３）

【００３９】割振り済みバッファの解放は類似方法で動
作し、局所変数used[i] は下式で与えられるように、解
放されている仮想チャネルの各バッファと共に減少す
る。 used[i] := used[i]−１・・・・（４）

【００４０】全体的変数NotReserved はリスティングに
見られるように必要に応じ、下式で与えられるよう増加
する。 NotReserved := NotReserved＋１・・・・（５）

【００４１】制御処理装置は、少くともそれらを初期設
定しうるよう、変数に対するアクセスを必要とする。そ
の上、変数はこの処理装置によって動的に変更すること
ができる（例えば、予想した通信量の要求に基づく）。
しかし、変更は単純ではなく、注意深く実行されるべき
である。変数を変更することにより、例えば、バッファ
がもはやこのチャネルで使用されなくなるという問題が
発生したため、ある使用者を締め出し他の使用者に使用
可能にするような場合、大容量高速データ・メモリーの
再編成を可能にする。

【００４２】ＲＡＭ４４に追加の変数を記憶することに
よってサーバの実行速度を速くすることができる。これ
らの変数は比較命令演算（例えば、used[i] ＜locMax
[i] ）の結果、再提供される。従って、サーバは変数の
適当な増分／減分を直ちに実行することができると共
に、次の要求に対する比較はその増分／減分と平行に行
われる。そこで、比較の結果は次の要求のために使用可
能となるようＲＡＭに記憶される。

【００４３】２）スタック・マネジャスタック・マネジャ２１のハードウェアはこのセクショ
ンで実現される。図５はそのブロック図を示し、図５に
示す２１はスタック・マネジャ、５１及び５２は夫々変
数ブロック及びサーバ・ブロックであって、スタック・
マネジャ２１を構成する。レジスタ３０，先頭（top ）
５４．１，使用者データ複写（userDataCopy）５４．
２，及び次（next）５４．３は変数ブロック５１の一部
である。サーバ・ブロック５２はＢＣＲメモリー１１及
び変数ブロック５１の各レジスタに接続されているスタ
ック・サーバ５３を含む。ＢＣＲメモリー１１に記憶さ
れ、スタック・マネジャ２１によって組織化され制御さ
れる自由バッファ連係リストはスタック（図２のスタッ
ク２３．１）のように行動する。スタック２３．１の各
ＢＣＲは使用者データ（UserData）（すなわち、対応す
るバッファの物理的アドレス）と、該リストの次の要素
（ＢＣＲ）に対するＢＣＲメモリー１１のアドレスであ
る追加のポインタ（ここでは、次（next）と称する）と
を含む。

【００４４】要求が許可されると、自由バッファはスタ
ック２３．１から飛出さ（ＰＯＰ）なければならない。
要求マネジャ２０はＰＯＰ活動可能線５５を介してリス
トから自由バッファの除去を開始可能にする。ＰＯＰ指
令は自由バッファ連係リストから最初の要素を除去し、
この要素（後にプット（ＰＵＴ），ゲット（ＧＥＴ），
及び押込み（ＰＵＳＨ）に対して使用される）にポイン
タを戻し、又対応するバッファの使用者データ（UserDa
ta）をデータ・メモリー１０に戻す。それは、ＰＵＳＨ
指令を使用してバッファの解放のためにスタック２３．
１の前に挿入されるべきである。使用者データは定数で
あると仮定する。それらの値は制御処理装置により初期
設定中に与えられる。

【００４５】効率よいリストの管理を行うため、下記３
つの状態変数が使用される。この状態変数は、すべての
スタックの動作はＢＣＲメモリー１１に対する１アクセ
スのみを要求するというように選択される。・先頭（top)：これはスタック２３．１の先頭（top ）
に対するポインタである（図３）。そのポインタはレジ
スタ５４．１に記憶される。・使用者データ複写（UserDataCopy) ：先頭スタック要
素の使用者データ（UserData）の複写である。この複写
はレジスタ５４．２に保持される。・次(next)：スタック２３．１の次(next)の要素に対す
るポインタであって、レジスタ５４．３に記憶される。

【００４６】単一のスタック２３．１は図５に示すよう
に実現することができる。その実施はセクション１）の
要求マネジャに基づき説明した要求マネジャの実施と同
一の概念に従って行われる。スタック・マネジャ２１
は、要求マネジャ２０のＲＡＭ、作業レジスタ（WorkRe
sister）、及び要求マネジャ２０の再書込レジスタ（Wr
iteBackReg）が省略されうるような全体的変数のみを必
要とする。スタック・サーバ５３は主にリスト管理に対
して使用される。それは状態機構（図に示していない）
によって設定され、その作用の説明は下記リスティング
によって与えられる。

【００４７】初期設定制御メモリーを初期化するＢＣＲの連係リストを設定し、各ＢＣＲの使用者データ・フィールドを初期化する状態変数を初期化; 先頭 :="最初のＢＣＲに対するポインタをリストに"; 次 :="第２のＢＣＲに対するポインタをリストに";

【００４８】

【００４９】処理手順PUSH(theBCRPtr) theBCRPtr ↑次 := 先頭; 次 := 先頭；先頭:= theBCRPtr; 使用者テータ複写 := theBCRPtr ↑使用者テータ複写; ｛上記ステートメントはＢＣＲメモリーの１（同時）読出／書込を要求する｝

【００５０】バッファの大きさはシステムの初期設定
時、すなわちＢＣＲメモリー１１の初期設定時に決定さ
れるということに注目するべきである。これは自由バッ
ファ連係リストだけでなく、ほとんどの場合、バッファ
の物理的アドレスのみから成る使用者データ（UserDat
a）の最初の設定を含む。

【００５１】３）ＦＩＦＯマネジャ本項は第１実施例の一部であるＦＩＦＯマネジャ２２の
実施に関するものである。ＦＩＦＯマネジャ２２のブロ
ック図は図６に示す。この実施例はスタック・マネジャ
２１の１つとほとんど同一である。すべてのＦＩＦＯ要
素（ＢＣＲ）はＢＣＲメモリー１１の連係リストに記憶
される。ＦＩＦＯマネジャ２２の変数ブロック６０は２
つのレジスタ、すなわち以下フロント（front ）レジス
タ６３．１と称する第１のレジスタと、以下バック（ba
ck）レジスタ６３．２と称する第２のレジスタとを含
む。サーバ６１は効率よいリスト管理を実行するＦＩＦ
Ｏサーバ６２から成る。下記の状態変数は本実施例に使
用される。

【００５２】・フロント（ｉ）：これは使用者（ｉ）(u
ser(i)) の連係リストの第１のＦＩＦＯ要素（ＢＣＲ）
に対するポインタである。フロント・レジスタ６３．１
はオペレーション中その記憶のために使用される。・バック（ｉ）：これは連係リストの最後に挿入される
要素に対するポインタである。バック・レジスタ６３．
２はこのポインタのためのレジスタとして使用される。

【００５３】要求が許可され、自由バッファ２３．１の
スタックから自由バッファが飛出した場合、それは使用
者のリストの終端に挿入されなければならない。その挿
入のため、ＰＵＴ指令が使用される。ＰＵＴ処理手順
は、ＦＩＦＯサーバ６２で実施したように、下記のリス
ティングで与えられる。データ・メモリー１０からデー
タを除去するため、ＧＥＴ指令がリストから最初の要素
を除去し、この要素にポインタを戻し、又使用者データ
を戻す。その詳細は下記にリストされているＧＥＴ処理
手順から明らかである。

【００５４】

【００５５】

【００５６】

【００５７】バッファ・マネジャ１２の３構成成分の説
明の後、それらの動作について説明する。要求は図７に
示すように下記の４周期から成る。１．第１の周期７０．１中に、ＲＡＭ４４に記憶され
ている局所変数used[i],locMax[i],及びprivMin[i]が読
出される。要求している使用者のＶＣＩＤ（図７のＶＣ
０のＶＣＩＤ）はＲＡＭ４４に供給され、変数は作業レ
ジスタ（WorkResister）４２にクロックアウトされる。

【００５８】２．要求／解放サーバ４７は第２の周期
７０．２において要求が許可されるか否かを確認し、変
数（vars）を変更する。第２の周期７０．２の終りでそ
れが判明し、要求に対する許可の可否が要求マネジャ２
０のＰＯＰ活動可能（POPenabled）出力において表示さ
れる。３．第３の周期７０．３中、変更した変数（vars′）
が書戻しレジスタ（WriteBackReg）４０にクロックイン
される。４．書戻しレジスタ４０の内容は第４の周期７０．４
中に、ＲＡＭ４４の原アドレスに書戻される。

【００５９】解放演算も同様な方法に従って行われ、４
周期７０．３−７０．６を使用する。図７に示す命令
“読出し”及び“書込み”はＲＡＭ４４からの又はＲＡ
Ｍ４４に対する変数の読出し及び書込みのために使用さ
れる。データの読出し及び書込みは同図に示していな
い。要求及び解放は４周期中に要求及び解放両方（又は
２要求又は２解放でも）を行うべき能力となるようイン
ターリーブすることができる。

【００６０】ＦＩＦＯマネジャ２２が、図６に示す要求
マネジャ２０と同一方法で実施することができるので、
ゲット（ＧＥＴ）及びプット（ＰＵＴ）の両演算とも同
様に４周期で行うことができる。ゲット及びプット両演
算のＢＣＲメモリー１１（ＲＡＭ４４）に対するアクセ
スの要求は夫々１アクセスのみである。スタック・マネ
ジャ２１に対しても同様な原理が適用される。飛出し
（ＰＯＰ）及び押込み（ＰＵＳＨ）両演算は２周期で行
うことができ、飛出し及び押込みは夫々１ＢＣＲメモリ
ー・アクセスのみを必要とする。

【００６１】増分又は減分の前に比較が行われなければ
ならないので、要求マネジャ２０の要求／解放サーバ４
７に狭隘通路が発生するかもしれない。最高速実行を達
成するため、比較演算が次の要求／解放に対するその結
果を計算する場合、比較及び増分／減分の両演算は並列
に行うことができる。この結果は、勿論、前述の如く、
比較の結果を含むブール式を伴う状態変数の延長を要求
すると共に記憶されなければならない。

【００６２】次の実施例は第１実施例について記述した
ものと異なる計画を設定することによって明らかにする
ことができる。ハードウェアは設定されるべき計画に従
い減少することができる。共用する計画のハードウェア
設定のため、又は要求に対する規則が要求されない場
合、要求マネジャは省略することができる。マックス
（Ｍａｘ）との共用計画の実施のため、変数privMin[i]
が使用されない場合、図４に示すような要求マネジャ２
０のＲＡＭ４０のprivMin[i]欄は省略することができ
る。

【００６３】更に、リスティングに与えられた他の機能
及び処理手順も設定することができる。自由バッファに
対するスタック及びスタック・マネジャを使用する代り
に、これらバッファも又、勿論ＦＩＦＯを要求して自由
バッファを管理するＦＩＦＯに組織化することができ
る。第１実施例において記述したように、ＢＣＲは２つ
のフィールド、すなわち使用者データ・フィールド及び
次フィールドから成る。ある場合、例えばＢＣＲに対す
るポインタが対応するバッファの物理的アドレスに対し
て直接マップすることができるときには、使用者データ
・フィールドを省略することができる。

【００６４】本発明の第２実施例は、スタック（バッフ
ァ）・マネジャ８３及び異なる大きさのバッファに副分
割されたデータ・メモリーから成るシステムに関するも
のである。従って、スタック・マネジャ及び自由バッフ
ァ連係リストは変更しなければならない。夫々の大きさ
のバッファに対し、異なる大きさのバッファの支持が比
較的容易となるよう対応するスタックが使用される。多
重ｎ−スタック（ｎはスタックの数）の設定は、上記の
１）スタック・マネジャで記述した単一スタックの設定
を基本とするものである。現に、ｎスタックがあると、
原理的に必要なパラメータ（図５に見られるように、先
頭、使用者データ複写、及び次がある）を含むｎ個のレ
ジスタがあるべきである。ｎレジスタの代りに必要なパ
ラメータは図８に示すようにＲＡＭ８０に記憶しておく
こともできる。

【００６５】変数ブロック８５の一部であるこのＲＡＭ
８０はパラメータ先頭、使用者データ複写、及び次に対
する３つのフィールドを持つｎ行を有する。図４に示す
要求マネジャ２０と同様、追加の２ブロック、すなわち
書戻しレジスタ（WriteBackReg）８１及び作業レジスタ
（WorkReg ）８２が使用されて、ＲＡＭ８０からパラメ
ータを読出し、書戻す。スタック・サーバ８４は単一ス
タックの実施であるスタック・サーバ５３に対比しうる
ものである。ＲＡＭ８０に供給されたアドレスはそれに
よりｎスタックの飛出し又は押込み演算が行われること
を決定する。ｎ個のスタックのどの大きさのバッファを
飛出させるかは使用者によって与えられねばならない。

【００６６】その上、単一ＦＩＦＯは、単一スタックを
延長したと同様な方法で多重ｎ−ＦＩＦＯにも適用さ
れ、延長することができる。図９は多重ＦＩＦＯマネジ
ャ９０のブロック図を示す。パラメータ「フロント
（ｉ）及びバック（ｉ）」を記憶するため、ＲＡＭ９１
が使用される。作業レジスタ（WorkReg ）ブロック９２
及び書戻しレジスタ（WriteBackReg）ブロック９３は処
理されるべきパラメータのために使用される。これらブ
ロックは夫々２つのレジスタ９４．１及び９４．２，９
４．３及び９４．４を含む。ＦＩＦＯサーバ９５は単一
ＦＩＦＯの設定におけるサーバ６２と対比されるもので
ある。第１実施例において記述したものと異なる規則及
び計画をこの実施例に使用することもできる。以上説明
した実施例に基づき、与えられた環境に適応する異なる
ハードウェアの設定を実現することができる。

【００６７】

【発明の効果】本発明は、上記のように構成したことに
より、不要情報の収集動作を必要とせず、高速に異なる
要求に簡単に適応しうる非常に普遍的なバッファ管理方
式を提供することができた。

【図面の簡単な説明】

【図１】本発明の第１実施例によって構成されたハード
ウェアから成るシステムの全体的ブロック図

【図２】ＢＣＲメモリーに記憶されているスタック及び
ＦＩＦＯ連係リストを有するバッファ・マネジャのブロ
ック図

【図３】バッファ制御記憶（ＢＣＲ）を持つＢＣＲメモ
リー及びバッファを持つデータ・メモリーを示すブロッ
ク図

【図４】本発明のバッファ・マネジャの一部である要求
マネジャのブロック図

【図５】本発明のバッファ・マネジャの一部であるスタ
ック・マネジャのブロック図

【図６】本発明のバッファ・マネジャの一部であるＦＩ
ＦＯマネジャのブロック図

【図７】本発明の実施例によるハードウェアの要求及び
解放演算に対するタイミング図

【図８】多重スタック・マネジャのブロック図

【図９】多重ＦＩＦＯマネジャのブロック図

【符号の説明】

１０データ・メモリー１１ＢＣＲメモリー１２バッファ・マネジャ１３レシーバ／送信装置２０要求マネジャ２１スタック・マネジャ２２ＦＩＦＯマネジャ４０，８１書戻しレジスタ４１，５１，６０，８５変数４２，８２作業レジスタ４３，５２，６１，８４サーバ４７要求／解放サーバ５３スタック・サーバ６２ＦＩＦＯサーバ

フロントページの続き (72)発明者ヘデス・マルコスイス国、キルヒベルグ、シーエイチ− 8802、ホーンハルデンストラッセ、１番地

Claims

【特許請求の範囲】

【請求項１】複数のバッファに副分割された共用メモ
リー（１０）と、バッファと同等に多数のバッファ制御
レコード（ＢＣＲ）用セクションに副分割されたバッフ
ァ制御メモリー（１１）と、バッファ・マネジャ（１
２）とを含むプロトコル・アダプタの記憶システムであ
って、前記バッファ・マネジャ（１２）は、少くとも１つの自由バッファ連係リスト（２３．１）に
対応するＢＣＲを保持することによって自由バッファの
すべてを組織し制御する自由バッファ・マネジャ（２
１；８３）と、各使用者に対し割振り済みバッファの連係リスト（２
３．２−２３．ｎ）を使用して、対応するＢＣＲを前記
割振り済みバッファの連係リスト（２３．２−２３．
ｎ）に保持することによって既に割振り済み前記バッフ
ァのすべてを組織し制御する割振り済みバッファ・マネ
ジャ（２２；９０）とを含み、異なる使用者が前記共用メモリー（１０）のバッファか
ら又はバッファに対しデータをゲット又はプットするこ
とができ、前記連係リスト（２３．１，２３．２−２
３．ｎ）は前記バッファ制御メモリー（１１）における
ＢＣＲの組合わせリストに集中する如く配置されたこと
を特徴とする記憶システム。
【請求項２】前記バッファ・マネジャ（１２）は更
に、使用者規定の変数とシステム状態変数とを含み、前
記要求マネジャ（２０）において設定された規則に基づ
き、使用者の要求を許可し、又は不許可とする要求マネ
ジャ（２０）を含むことを特徴とする請求項１記載の記
憶システム。
【請求項３】前記自由バッファ連係リスト（２３．
１）は、自由バッファがスタックに記憶されうるよう組
織されたことを特徴とする請求項１記載の記憶システ
ム。
【請求項４】前記自由バッファ・マネジャ（２１；８
３）及び前記割振り済みバッファ・マネジャ（２２；９
０）はサーバ（５２，６１；８４，９６）と記憶装置
（５１，６０；８５，９１）とから成ることを特徴とす
る請求項１記載の記憶システム。
【請求項５】前記共用メモリー（１０）は異なる大き
さの複数のバッファに副分割され、前記自由バッファ・
マネジャ（８３）は与えられた異なる大きさのバッファ
と同等に多数の自由バッファ連係リストを組織し、制御
することを特徴とする請求項１記載の記憶システム。
【請求項６】前記ＢＣＲ（３１．２）は対応するバッ
ファ（３０．２）の物理的アドレスに対する使用者デー
タ・フィールドと、他のＢＣＲ（３１．４）に対するポ
インタのための次フィールドか又は連係リストの終端を
印すフラグのためのフィールドとを含むことを特徴とす
る請求項１又は２記載の記憶システム。
【請求項７】前記ＢＣＲは他のＢＣＲに対するポイン
タのための次フィールドか、連係リストの終端を印すフ
ラグのための無フィールドかのいずれかから成り、前記
ＢＣＲはバッファ・アドレス用のフィールドの追加を要
求しないよう対応するバッファに対し直接マップされる
ようにしたことを特徴とする請求項１又は２記載の記憶
システム。
【請求項８】バッファの存在と同等に多数のバッファ
制御レコード（ＢＣＲ）用セクションに副分割されたバ
ッファ制御メモリー（１１）と、バッファ・マネジャ
（１２）とから成る記憶システムの一部を構成する複数
のバッファに副分割された共用メモリー（１０）に対す
る異なる使用者のアクセスを管理する方法であって、前
記共用メモリー（１０）の全自由バッファは対応するＢ
ＣＲを少くとも１つの自由バッファ連係リスト（２３．
１）に保持することによって、自由バッファの少くとも
１つの連鎖待ち行列として組織され、前記共用メモリー（１０）の割振り済み全バッファは、
待ち行列の存在と同等に多数の割振り済みバッファの連
係リストに対応するＢＣＲを保持することによって、前
記使用者の各々に対し１待ち行列の如く割振り済みバッ
ファの連鎖待ち行列として組織され、バッファは使用者に割り振られるべき各ときに、いまだ
存在する場合、前記自由バッファの連鎖待ち行列から除
去され、前記使用者の待ち行列に連係され、然らざる場
合、前記自由バッファ連係リスト（２３．１）からその
ＢＣＲを取り、それを前記待ち行列の割振り済みバッフ
ァの連係リスト（２３．２−２３．ｎ）に加えることに
よって新待ち行列に連係されるようになし、バッファは使用者の待ち行列から解放された各ときに、
ＢＣＲを前記使用者の割振り済みバッファの連係リスト
（２３．２−２３．ｎ）から取出して前記自由バッファ
連係リスト（２３．１）に加えることによって前記自由
バッファの連鎖待ち行列に加えられるようにした各工程
から成ることを特徴とする異なる使用者によるアクセス
管理方法。
【請求項９】バッファの割振りに対する使用者の要求
は使用者規定変数及びシステム状態変数を含むバッファ
・マネジャ（１２）において設定する規則に従い前記要
求を許可し又は不許可にする前記バッファ・マネジャ
（１２）によって処理されることを特徴とする請求項８
記載のアクセス管理方法。
【請求項１０】ＢＣＲ（３１．２）は対応するバッフ
ァ（３０．２）の物理的アドレスのための第１のフィー
ルド（使用者データ）と、他のＢＣＲ（３１．４）に対
するポインタか又は連係リストの終端を印すフラグ
（無）のための第２のフィールド（次）とから成ること
を特徴とする請求項８又は９記載のアクセス管理方法。