JPH06189130A - 画像処理装置 - Google Patents
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- JPH06189130A JPH06189130A JP43A JP35390092A JPH06189130A JP H06189130 A JPH06189130 A JP H06189130A JP 43 A JP43 A JP 43A JP 35390092 A JP35390092 A JP 35390092A JP H06189130 A JPH06189130 A JP H06189130A
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- 238000012937 correction Methods 0.000 claims abstract description 68
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000013459 approach Methods 0.000 claims description 3
- 238000005070 sampling Methods 0.000 abstract 1
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- 238000000034 method Methods 0.000 description 34
- 238000010586 diagram Methods 0.000 description 20
- 235000010724 Wisteria floribunda Nutrition 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/407—Control or modification of tonal gradation or of extreme levels, e.g. background level
- H04N1/4076—Control or modification of tonal gradation or of extreme levels, e.g. background level dependent on references outside the picture
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 安定して正確なＤＣオフセットのキャンセル
が可能な画像処理装置を得ること。 【構成】 イメージセンサから出力される画信号を処理
する画像処理装置において、画信号を一方の入力端子に
入力する差動増幅器と、前記差動増幅器の出力信号をＡ
／Ｄ変換するＡ／Ｄ変換手段と、ダミービット期間の前
記Ａ／Ｄ変換手段の出力データを所定の基準値と比較す
る比較手段と、前記比較結果に基づき、ＤＣオフセット
を基準値に近づける方向に補正値を修正する補正値設定
手段と、前記補正値をＤ／Ａ変換し、前記差動増幅器の
他方の入力端子に入力するＤ／Ａ変換手段とを備えたこ
と。
が可能な画像処理装置を得ること。 【構成】 イメージセンサから出力される画信号を処理
する画像処理装置において、画信号を一方の入力端子に
入力する差動増幅器と、前記差動増幅器の出力信号をＡ
／Ｄ変換するＡ／Ｄ変換手段と、ダミービット期間の前
記Ａ／Ｄ変換手段の出力データを所定の基準値と比較す
る比較手段と、前記比較結果に基づき、ＤＣオフセット
を基準値に近づける方向に補正値を修正する補正値設定
手段と、前記補正値をＤ／Ａ変換し、前記差動増幅器の
他方の入力端子に入力するＤ／Ａ変換手段とを備えたこ
と。
Description
【０００１】
【産業上の利用分野】本発明は画像処理装置に関し、特
にイメージセンサから入力した画信号のＤＣオフセット
を基準値に合わせる方式に関するものである。
にイメージセンサから入力した画信号のＤＣオフセット
を基準値に合わせる方式に関するものである。
【０００２】
【従来の技術】従来、電子複写機やイメージスキャナ等
において、ＣＣＤ等のイメージセンサから入力される画
信号には、個々のイメージセンサによって異なるＤＣオ
フセットが含まれており、このオフセット値は温度や経
年変化によっても変動する。これらの変動があると黒基
準レベルが変動し、画質が劣化するので、ＤＣオフセッ
トを基準値に合わせる必要がある。
において、ＣＣＤ等のイメージセンサから入力される画
信号には、個々のイメージセンサによって異なるＤＣオ
フセットが含まれており、このオフセット値は温度や経
年変化によっても変動する。これらの変動があると黒基
準レベルが変動し、画質が劣化するので、ＤＣオフセッ
トを基準値に合わせる必要がある。
【０００３】ＤＣオフセットを基準値に合わせる方式と
しては、例えば特開昭６０−２８１８３号公報等にみら
れるように、画信号のダミービット部分をサンプルホー
ルドしてオフセットレベルを検出したり、基準値と比較
して大小判定し、その結果でパルス出力を積分してオフ
セットレベル相当の値を得て、その信号を入力信号から
減算することにより、ＤＣオフセットをキャンセルする
方式があった。
しては、例えば特開昭６０−２８１８３号公報等にみら
れるように、画信号のダミービット部分をサンプルホー
ルドしてオフセットレベルを検出したり、基準値と比較
して大小判定し、その結果でパルス出力を積分してオフ
セットレベル相当の値を得て、その信号を入力信号から
減算することにより、ＤＣオフセットをキャンセルする
方式があった。
【０００４】
【発明が解決しようとする課題】上記したような従来の
オフセットキャンセル方式においては、画信号にノイズ
が含まれているために、正確なレベル検出を行うため
の、サンプルホールドのタイミング合わせが難しく、ま
た時定数がある程度大きく設定されているため、電源立
ち上げ時等に安定状態になるまで時間がかかり、更に任
意の制御が難しいという問題点があった。
オフセットキャンセル方式においては、画信号にノイズ
が含まれているために、正確なレベル検出を行うため
の、サンプルホールドのタイミング合わせが難しく、ま
た時定数がある程度大きく設定されているため、電源立
ち上げ時等に安定状態になるまで時間がかかり、更に任
意の制御が難しいという問題点があった。
【０００５】本発明の目的は、前記のような従来技術の
問題点を解決し、安定して正確なＤＣオフセットの制御
が可能な画像処理装置を得ることにある。
問題点を解決し、安定して正確なＤＣオフセットの制御
が可能な画像処理装置を得ることにある。
【０００６】
【課題を解決するための手段】本発明は、イメージセン
サから出力される画信号を処理する画像処理装置におい
て、画信号を一方の入力端子に入力する差動増幅器と、
前記差動増幅器の出力信号をＡ／Ｄ変換するＡ／Ｄ変換
手段と、ダミービット期間の前記Ａ／Ｄ変換手段の出力
データを所定の基準値と比較する比較手段と、前記比較
結果に基づき、ＤＣオフセットを基準値に近づける方向
に補正値を修正する補正値設定手段と、前記補正値をＤ
／Ａ変換し、前記差動増幅器の他方の入力端子に入力す
るＤ／Ａ変換手段とを備えたことを特徴とする。
サから出力される画信号を処理する画像処理装置におい
て、画信号を一方の入力端子に入力する差動増幅器と、
前記差動増幅器の出力信号をＡ／Ｄ変換するＡ／Ｄ変換
手段と、ダミービット期間の前記Ａ／Ｄ変換手段の出力
データを所定の基準値と比較する比較手段と、前記比較
結果に基づき、ＤＣオフセットを基準値に近づける方向
に補正値を修正する補正値設定手段と、前記補正値をＤ
／Ａ変換し、前記差動増幅器の他方の入力端子に入力す
るＤ／Ａ変換手段とを備えたことを特徴とする。
【０００７】
【作用】このような手段により、デジタルデータを用い
て制御を行うため、安定して正確なＤＣオフセットの制
御が可能となる。
て制御を行うため、安定して正確なＤＣオフセットの制
御が可能となる。
【０００８】
【実施例】以下に本発明の実施例を図面を参照して詳細
に説明する。図１は本発明が適用される画像処理装置の
オフセットキャンセル回路の第１の実施例を示すブロッ
ク図である。差動増幅器１は、マイナス入力端子にＣＣ
Ｄ等のイメージセンサから出力される画信号Ｖａが入力
されている。またプラス入力端子には、Ｄ／Ａ変換器５
の出力Ｖｂが接続されており、２つの入力の差電圧Ｖｃ
が出力される。
に説明する。図１は本発明が適用される画像処理装置の
オフセットキャンセル回路の第１の実施例を示すブロッ
ク図である。差動増幅器１は、マイナス入力端子にＣＣ
Ｄ等のイメージセンサから出力される画信号Ｖａが入力
されている。またプラス入力端子には、Ｄ／Ａ変換器５
の出力Ｖｂが接続されており、２つの入力の差電圧Ｖｃ
が出力される。
【０００９】Ａ／Ｄ変換器２は差動増幅器１の出力電圧
Ｖｃをサンプルホールドし、例えば８ビットにＡ／Ｄ変
換する。この出力データは、図示しない後段の補正回路
等を経由して、用途に応じてメモリ等に取り込まれ、信
号処理され、あるいは出力される。比較回路３は、Ａ／
Ｄ変換器２の出力データと、所定の基準値とを比較し、
その差データを出力する。
Ｖｃをサンプルホールドし、例えば８ビットにＡ／Ｄ変
換する。この出力データは、図示しない後段の補正回路
等を経由して、用途に応じてメモリ等に取り込まれ、信
号処理され、あるいは出力される。比較回路３は、Ａ／
Ｄ変換器２の出力データと、所定の基準値とを比較し、
その差データを出力する。
【００１０】補正値設定回路４は、画信号の無信号区間
において、比較回路３からの差データに基づき、前記差
が０になるような補正値を演算により求め、保持する。
Ｄ／Ａ変換器５は補正値設定回路４の出力データ（例え
ば８ビット）をＤ／Ａ変換し、差動増幅器１のプラス端
子に出力する。
において、比較回路３からの差データに基づき、前記差
が０になるような補正値を演算により求め、保持する。
Ｄ／Ａ変換器５は補正値設定回路４の出力データ（例え
ば８ビット）をＤ／Ａ変換し、差動増幅器１のプラス端
子に出力する。
【００１１】つぎに、動作を説明する。図２（ａ）は、
図１の差動増幅器１における入力信号Ｖａ、Ｖｂの波形
を示す波形図である。通常ＣＣＤイメージセンサは電子
複写機等のプラテン上の原稿を横方向に１ライン読み取
り、直列信号として出力する。図２（ａ）においては、
キャンセル前（左側）とキャンセル後（右側）の１ライ
ン分の信号波形を図示している。Ｖａはシェーディング
歪みをもった入力信号である。図において、読み取られ
た画信号区間の両側には、光を検出しない部分のセンサ
から出力された信号の区間であるダミービット区間が存
在している。
図１の差動増幅器１における入力信号Ｖａ、Ｖｂの波形
を示す波形図である。通常ＣＣＤイメージセンサは電子
複写機等のプラテン上の原稿を横方向に１ライン読み取
り、直列信号として出力する。図２（ａ）においては、
キャンセル前（左側）とキャンセル後（右側）の１ライ
ン分の信号波形を図示している。Ｖａはシェーディング
歪みをもった入力信号である。図において、読み取られ
た画信号区間の両側には、光を検出しない部分のセンサ
から出力された信号の区間であるダミービット区間が存
在している。
【００１２】図２（ｂ）は、差動増幅器１における出力
信号Ｖｃの信号波形を示す波形図である。信号Ｖｃは、
Ｖｃ＝（Ｖｂ−Ｖａ）となる。画信号入力がマイナス端
子に接続されているので、Ｖｃの波形はＶａの波形の上
下が反転したものとなる。信号ＶｃはＡ／Ｄ変換器２に
よって常にサンプリングされ、Ａ／Ｄ変換される。
信号Ｖｃの信号波形を示す波形図である。信号Ｖｃは、
Ｖｃ＝（Ｖｂ−Ｖａ）となる。画信号入力がマイナス端
子に接続されているので、Ｖｃの波形はＶａの波形の上
下が反転したものとなる。信号ＶｃはＡ／Ｄ変換器２に
よって常にサンプリングされ、Ａ／Ｄ変換される。
【００１３】比較回路３は、Ａ／Ｄ変換器２の出力デー
タと基準値データとの差、（基準値−出力データ）値を
出力する。補正値設定回路４は、入力信号のダミービッ
ト区間に同期して、比較回路の出力データに基づき補正
値を演算し、出力保持する。演算としては、出力＝（現
在の補正値＋比較回路から出力される差データ）を実行
する。前記のような演算は加算器（減算器）を用いて容
易に実行できる。なお、ダミービット区間のタイミング
は、図示しないイメージセンサ制御回路から供給され
る。
タと基準値データとの差、（基準値−出力データ）値を
出力する。補正値設定回路４は、入力信号のダミービッ
ト区間に同期して、比較回路の出力データに基づき補正
値を演算し、出力保持する。演算としては、出力＝（現
在の補正値＋比較回路から出力される差データ）を実行
する。前記のような演算は加算器（減算器）を用いて容
易に実行できる。なお、ダミービット区間のタイミング
は、図示しないイメージセンサ制御回路から供給され
る。
【００１４】補正値設定回路４の出力データは、Ｄ／Ａ
変換器５によってＤ／Ａ変換され、図２（ａ）右側に示
すような、補正されたＶｂが出力される。従って差動増
幅器１の出力Ｖｃは、図２（ｂ）右側に示すように、ダ
ミービット部分のレベルが基準値にほぼ等しいものとな
る。
変換器５によってＤ／Ａ変換され、図２（ａ）右側に示
すような、補正されたＶｂが出力される。従って差動増
幅器１の出力Ｖｃは、図２（ｂ）右側に示すように、ダ
ミービット部分のレベルが基準値にほぼ等しいものとな
る。
【００１５】図３は、比較回路３および補正値設定回路
４の動作を機能的に示すフローチャートである。ステッ
プＳ１においては、ダミービット区間であるか否かが調
べられ、そうでない場合にはステップＳ１の処理を繰り
返し、ダミービット区間になるとステップＳ２に移行す
る。ステップＳ２においては、（基準値−出力データ）
値を演算により求める。
４の動作を機能的に示すフローチャートである。ステッ
プＳ１においては、ダミービット区間であるか否かが調
べられ、そうでない場合にはステップＳ１の処理を繰り
返し、ダミービット区間になるとステップＳ２に移行す
る。ステップＳ２においては、（基準値−出力データ）
値を演算により求める。
【００１６】ステップＳ３においては、ステップＳ２に
おいて求めた差データを、補正値設定回路が保持してい
る現在の補正値に加算し、新たな補正値として出力、保
持する。そして再びステップＳ１に戻り処理を繰り返
す。従って１ライン毎に１回、補正値の更新が行われ
る。以上のような回路により、安定して正確なＤＣオフ
セットのキャンセルが可能となる。
おいて求めた差データを、補正値設定回路が保持してい
る現在の補正値に加算し、新たな補正値として出力、保
持する。そして再びステップＳ１に戻り処理を繰り返
す。従って１ライン毎に１回、補正値の更新が行われ
る。以上のような回路により、安定して正確なＤＣオフ
セットのキャンセルが可能となる。
【００１７】つぎに第２の実施例について説明する。図
４はオフセットキャンセル回路の第２の実施例を示すブ
ロック図である。図４において図１と同様の部分には同
じ番号が付与してある。第１の実施例（図１）と異なる
のは、比較回路３の出力と補正値設定カウンタ６の部分
であるので、該部分について説明する。
４はオフセットキャンセル回路の第２の実施例を示すブ
ロック図である。図４において図１と同様の部分には同
じ番号が付与してある。第１の実施例（図１）と異なる
のは、比較回路３の出力と補正値設定カウンタ６の部分
であるので、該部分について説明する。
【００１８】比較回路３からは、基準値とＡ／Ｄ変換器
２の出力データとの大小に基づいたＵ／Ｄ（アップ／ダ
ウン）信号が出力される。補正値設定カウンタ６は比較
回路３からの出力であるＵ／Ｄ信号に基づき、ダミービ
ット区間に、図示しない制御回路から発生されるパルス
ＣＫによってカウンタをアップまたはダウンさせる。こ
のカウント値は補正値としてＤ／Ａ変換器５に出力され
る。
２の出力データとの大小に基づいたＵ／Ｄ（アップ／ダ
ウン）信号が出力される。補正値設定カウンタ６は比較
回路３からの出力であるＵ／Ｄ信号に基づき、ダミービ
ット区間に、図示しない制御回路から発生されるパルス
ＣＫによってカウンタをアップまたはダウンさせる。こ
のカウント値は補正値としてＤ／Ａ変換器５に出力され
る。
【００１９】図５は、比較回路３および補正値設定カウ
ンタ６の動作を機能的に示すフローチャートである。ス
テップＳ４においては、ダミービット区間であるか否か
が調べられ、そうでない場合にはステップＳ４の処理を
繰り返し、ダミービット区間になるとステップＳ５に移
行する。ステップＳ５においては、（基準値−出力デー
タ）の符号（プラス／マイナス）を求める。
ンタ６の動作を機能的に示すフローチャートである。ス
テップＳ４においては、ダミービット区間であるか否か
が調べられ、そうでない場合にはステップＳ４の処理を
繰り返し、ダミービット区間になるとステップＳ５に移
行する。ステップＳ５においては、（基準値−出力デー
タ）の符号（プラス／マイナス）を求める。
【００２０】ステップＳ６においては、ステップＳ５に
おいて求めた符号がプラスであるか否かが調べられ、プ
ラスである場合にはステップＳ８に移行し、マイナスで
ある場合にはステップＳ７に移行する。ステップＳ７に
おいては、補正値設定カウンタ６を１ダウンさせ、ある
いはステップＳ８においては、カウンタを１アップさせ
る。そして再びステップＳ１に戻り処理を繰り返す。従
って１ライン毎に１回、補正値の更新が行われる。この
ような構成により、簡単な回路でオフセットキャンセル
回路を構成することができ、１ラインで１ステップづ
つ、なだらかに変化するため、補正による変動ノイズが
少なくなる。
おいて求めた符号がプラスであるか否かが調べられ、プ
ラスである場合にはステップＳ８に移行し、マイナスで
ある場合にはステップＳ７に移行する。ステップＳ７に
おいては、補正値設定カウンタ６を１ダウンさせ、ある
いはステップＳ８においては、カウンタを１アップさせ
る。そして再びステップＳ１に戻り処理を繰り返す。従
って１ライン毎に１回、補正値の更新が行われる。この
ような構成により、簡単な回路でオフセットキャンセル
回路を構成することができ、１ラインで１ステップづ
つ、なだらかに変化するため、補正による変動ノイズが
少なくなる。
【００２１】つぎに第３の実施例について説明する。図
６はオフセットキャンセル回路の第３の実施例を示すブ
ロック図である。図６において図１と同様の部分には同
じ番号が付与してある。第１の実施例（図１）と異なる
のは、絶対値比較回路７から加算器１２までの部分であ
るので、該部分について説明する。絶対値比較回路７は
比較回路３から出力される差データの絶対値を所定の規
定値と比較する。そして、絶対値が規定値よりも大きい
場合には、補正値設定カウンタａ８の方に、差の符号に
基づいたＵ／Ｄ信号と、カウンタを動作可能にするＥ
（イネーブル）信号とを出力する。また絶対値が規定値
よりも小さい場合には、補正値設定カウンタｂ９の方に
Ｕ／Ｄ信号およびＥ信号を出力する。
６はオフセットキャンセル回路の第３の実施例を示すブ
ロック図である。図６において図１と同様の部分には同
じ番号が付与してある。第１の実施例（図１）と異なる
のは、絶対値比較回路７から加算器１２までの部分であ
るので、該部分について説明する。絶対値比較回路７は
比較回路３から出力される差データの絶対値を所定の規
定値と比較する。そして、絶対値が規定値よりも大きい
場合には、補正値設定カウンタａ８の方に、差の符号に
基づいたＵ／Ｄ信号と、カウンタを動作可能にするＥ
（イネーブル）信号とを出力する。また絶対値が規定値
よりも小さい場合には、補正値設定カウンタｂ９の方に
Ｕ／Ｄ信号およびＥ信号を出力する。
【００２２】補正値設定カウンタａ８、ｂ９のうち、絶
対値比較回路７からＥ信号が入力されたカウンタのみ
が、同じく入力されたＵ／Ｄ信号に基づき、ダミービッ
ト区間に図示しない制御回路から発生されるパルスＣＫ
によってカウントアップまたはダウンする。
対値比較回路７からＥ信号が入力されたカウンタのみ
が、同じく入力されたＵ／Ｄ信号に基づき、ダミービッ
ト区間に図示しない制御回路から発生されるパルスＣＫ
によってカウントアップまたはダウンする。
【００２３】それぞれのカウンタ８、９の値は、補正値
として２つのＤ／Ａ変換器１０、１１にそれぞれ出力さ
れる。Ｄ／Ａ変換器ａ１０は入力データの１ステップに
対応する電圧幅がＤ／Ａ変換器ｂ１１と較べて大きく、
大きな変動に対して早く追従することができる。これに
較べてＤ／Ａ変換器ｂ１１はステップ当たりの電圧幅が
小さく、細かな変動に精度よく追従していくことが可能
である。加算器１２は２つのＤ／Ａ変換器１０、１１の
出力電圧をアナログ的に加算し、差動増幅器１に出力す
る。
として２つのＤ／Ａ変換器１０、１１にそれぞれ出力さ
れる。Ｄ／Ａ変換器ａ１０は入力データの１ステップに
対応する電圧幅がＤ／Ａ変換器ｂ１１と較べて大きく、
大きな変動に対して早く追従することができる。これに
較べてＤ／Ａ変換器ｂ１１はステップ当たりの電圧幅が
小さく、細かな変動に精度よく追従していくことが可能
である。加算器１２は２つのＤ／Ａ変換器１０、１１の
出力電圧をアナログ的に加算し、差動増幅器１に出力す
る。
【００２４】図７は、図６の比較回路３から補正値設定
カウンタａ８、ｂ９までの動作を機能的に示すフローチ
ャートである。ステップＳ１０においては、ダミービッ
ト区間であるか否かが調べられ、そうでない場合にはス
テップＳ１０の処理を繰り返し、ダミービット区間にな
るとステップＳ１１に移行する。ステップＳ１１におい
ては、（基準値−出力データ）の差データを求める。
カウンタａ８、ｂ９までの動作を機能的に示すフローチ
ャートである。ステップＳ１０においては、ダミービッ
ト区間であるか否かが調べられ、そうでない場合にはス
テップＳ１０の処理を繰り返し、ダミービット区間にな
るとステップＳ１１に移行する。ステップＳ１１におい
ては、（基準値−出力データ）の差データを求める。
【００２５】ステップＳ１２においては、ステップＳ１
１において求めた差データの絶対値が規定値以内である
か否かが調べられ、そうである場合にはステップＳ１３
に移行し、そうでない場合にはステップＳ１６に移行す
る。ステップＳ１３においては、ステップＳ１１におい
て求めた差データの符号がプラスであるか否かが調べら
れ、プラスである場合にはステップＳ１５に移行し、マ
イナスである場合にはステップＳ１４に移行する。ステ
ップＳ１４においては、補正値設定カウンタｂを１ダウ
ンさせる。ステップＳ１５においては、補正値設定カウ
ンタｂを１アップさせる。ステップＳ１６においては、
ステップＳ１１において求めた差データの符号がプラス
であるか否かが調べられ、プラスである場合にはステッ
プＳ１８に移行し、マイナスである場合にはステップＳ
１７に移行する。ステップＳ１７においては、補正値設
定カウンタａを１ダウンさせる。ステップＳ１８におい
ては、補正値設定カウンタａを１アップさせる。
１において求めた差データの絶対値が規定値以内である
か否かが調べられ、そうである場合にはステップＳ１３
に移行し、そうでない場合にはステップＳ１６に移行す
る。ステップＳ１３においては、ステップＳ１１におい
て求めた差データの符号がプラスであるか否かが調べら
れ、プラスである場合にはステップＳ１５に移行し、マ
イナスである場合にはステップＳ１４に移行する。ステ
ップＳ１４においては、補正値設定カウンタｂを１ダウ
ンさせる。ステップＳ１５においては、補正値設定カウ
ンタｂを１アップさせる。ステップＳ１６においては、
ステップＳ１１において求めた差データの符号がプラス
であるか否かが調べられ、プラスである場合にはステッ
プＳ１８に移行し、マイナスである場合にはステップＳ
１７に移行する。ステップＳ１７においては、補正値設
定カウンタａを１ダウンさせる。ステップＳ１８におい
ては、補正値設定カウンタａを１アップさせる。
【００２６】ステップＳ１４〜１８のうちのいずれかの
処理が終了すると、再びステップＳ１０に戻り処理を繰
り返す。従って１ライン毎に１回、補正値の更新が行わ
れる。このような構成により、立ち上がり時のような大
きな変動に対しては大きなステップで早く追従し、安定
時の小さな変動に対しては小さなステップで精度よく追
従することが可能となる。
処理が終了すると、再びステップＳ１０に戻り処理を繰
り返す。従って１ライン毎に１回、補正値の更新が行わ
れる。このような構成により、立ち上がり時のような大
きな変動に対しては大きなステップで早く追従し、安定
時の小さな変動に対しては小さなステップで精度よく追
従することが可能となる。
【００２７】なお小さなステップ用の補正値設定カウン
タｂ９がオーバーフローあるいはアンダーフローした場
合には、最大値（例えばＦＦ）あるいは０でカウント動
作を停止するようにし、またこの場合に、大きなステッ
プ用のカウンタａ８がカウントアップあるいはダウンす
るようにしてもよい。
タｂ９がオーバーフローあるいはアンダーフローした場
合には、最大値（例えばＦＦ）あるいは０でカウント動
作を停止するようにし、またこの場合に、大きなステッ
プ用のカウンタａ８がカウントアップあるいはダウンす
るようにしてもよい。
【００２８】つぎに第４の実施例について説明する。図
８はオフセットキャンセル回路の第４の実施例を示すブ
ロック図である。図８において図４と同様の部分には同
じ番号が付与してある。第２の実施例（図４）と異なる
のは、カウンタｃ１３から加算器１２までの部分である
ので、該部分について説明する。
８はオフセットキャンセル回路の第４の実施例を示すブ
ロック図である。図８において図４と同様の部分には同
じ番号が付与してある。第２の実施例（図４）と異なる
のは、カウンタｃ１３から加算器１２までの部分である
ので、該部分について説明する。
【００２９】カウンタｃ１３は、比較回路３からの出力
であるＵ／Ｄ信号に基づき、ダミービット区間に、図示
しない制御回路から発生されるパルスＣＫによってカウ
ンタをアップまたはダウンさせる。このカウント値はＤ
／Ａ変換器ｃ１４に出力される。このＤ／Ａ変換器ｃ１
４のステップ当たりの電圧幅はＤ／Ａ変換器ｄ１７に較
べて小さく、また全電圧幅（最大出力電圧）はＶｂに必
要とされる変化幅より小さくてもよい。
であるＵ／Ｄ信号に基づき、ダミービット区間に、図示
しない制御回路から発生されるパルスＣＫによってカウ
ンタをアップまたはダウンさせる。このカウント値はＤ
／Ａ変換器ｃ１４に出力される。このＤ／Ａ変換器ｃ１
４のステップ当たりの電圧幅はＤ／Ａ変換器ｄ１７に較
べて小さく、また全電圧幅（最大出力電圧）はＶｂに必
要とされる変化幅より小さくてもよい。
【００３０】比較判定回路１５はカウンタｃ１３の出力
データを取り込み、内蔵する２つの比較器によって、所
定の値ＭＡＸ、ＭＩＮ（ＭＡＸ＞ＭＩＮ）とそれぞれ比
較する。そして、もしカウンタｃ１３の値がｎ（ｎ≧
１）回連続してＭＡＸ値を越えたか、あるいはＭＩＮ値
を下回ったことを、内蔵するそれぞれのカウンタにより
検出した場合には、カウンタｄ１６に対して、ＭＡＸあ
るいはＭＩＮに対応したＵ／Ｄ信号とＥ信号とを出力す
る。
データを取り込み、内蔵する２つの比較器によって、所
定の値ＭＡＸ、ＭＩＮ（ＭＡＸ＞ＭＩＮ）とそれぞれ比
較する。そして、もしカウンタｃ１３の値がｎ（ｎ≧
１）回連続してＭＡＸ値を越えたか、あるいはＭＩＮ値
を下回ったことを、内蔵するそれぞれのカウンタにより
検出した場合には、カウンタｄ１６に対して、ＭＡＸあ
るいはＭＩＮに対応したＵ／Ｄ信号とＥ信号とを出力す
る。
【００３１】カウンタｄ１６はＥ信号が入力された場合
のみ、同じく入力されたＵ／Ｄ信号に基づき、ダミービ
ット区間に図示しない制御回路から発生されるパルスＣ
Ｋ´によってカウントアップまたはダウンする。このＣ
Ｋ´はＣＫより遅延させて、１ライン期間で両方のカウ
ンタを更新してもよいし、あるいは同じパルスＣＫを用
いて、カウンタｄ１６の制御は１ライン前のカウンタｃ
１３の値を用いるようにしてもよい。
のみ、同じく入力されたＵ／Ｄ信号に基づき、ダミービ
ット区間に図示しない制御回路から発生されるパルスＣ
Ｋ´によってカウントアップまたはダウンする。このＣ
Ｋ´はＣＫより遅延させて、１ライン期間で両方のカウ
ンタを更新してもよいし、あるいは同じパルスＣＫを用
いて、カウンタｄ１６の制御は１ライン前のカウンタｃ
１３の値を用いるようにしてもよい。
【００３２】Ｄ／Ａ変換器ｄ１６はカウンタｄ１６のデ
ータをアナログ電圧に変換する。Ｄ／Ａ変換器ｄ１６は
入力データの１ステップに対応する電圧幅がＤ／Ａ変換
器ｃ１４と較べて大きく、Ｖｂに必要とされる変化幅を
全てカバーできるように選定されている。加算器１２は
２つのＤ／Ａ変換器１０、１１の出力電圧をアナログ的
に加算し、差動増幅器１に出力する。
ータをアナログ電圧に変換する。Ｄ／Ａ変換器ｄ１６は
入力データの１ステップに対応する電圧幅がＤ／Ａ変換
器ｃ１４と較べて大きく、Ｖｂに必要とされる変化幅を
全てカバーできるように選定されている。加算器１２は
２つのＤ／Ａ変換器１０、１１の出力電圧をアナログ的
に加算し、差動増幅器１に出力する。
【００３３】図９はカウンタｃとカウンタｄの電圧カバ
ー範囲の１例を示す図である。カウンタｃは例えば８ビ
ットのカウンタであり、また（ＦＦ−ＭＡＸ）＞ｎある
いはＭＩＮ＞ｎとなるようなＭＡＸ、ＭＩＮ値が、上限
値ＦＦおよび０の近傍に設定されている。カウンタｄの
カバー範囲は、Ｖｂに必要な電圧範囲を全てカバーして
おり、カウンタｃはカウンタｄのカバー範囲の一部のみ
をカバーしている。
ー範囲の１例を示す図である。カウンタｃは例えば８ビ
ットのカウンタであり、また（ＦＦ−ＭＡＸ）＞ｎある
いはＭＩＮ＞ｎとなるようなＭＡＸ、ＭＩＮ値が、上限
値ＦＦおよび０の近傍に設定されている。カウンタｄの
カバー範囲は、Ｖｂに必要な電圧範囲を全てカバーして
おり、カウンタｃはカウンタｄのカバー範囲の一部のみ
をカバーしている。
【００３４】例えば、目標とするＶｂ値に相当するデー
タが、カウンタｃのカバー範囲外のＳ点であった場合に
は、カウンタｃの値は連続してアップし続ける。カウン
タｃがＭＡＸを越えてｎ回アップするとカウンタｄが１
アップし、カウンタｄの出力がＰ点からＱ点にアップす
る。従ってカウンタｃのカバー範囲が図９のＲに移行し
Ｓ点をカバーするようになる。
タが、カウンタｃのカバー範囲外のＳ点であった場合に
は、カウンタｃの値は連続してアップし続ける。カウン
タｃがＭＡＸを越えてｎ回アップするとカウンタｄが１
アップし、カウンタｄの出力がＰ点からＱ点にアップす
る。従ってカウンタｃのカバー範囲が図９のＲに移行し
Ｓ点をカバーするようになる。
【００３５】図１０は、図８の比較回路３から補正値設
定カウンタｄ１６までの動作を機能的に示すフローチャ
ートである。ステップＳ２０１０においては、ダミービ
ット区間であるか否かが調べられ、そうでない場合には
ステップＳ２０の処理を繰り返し、ダミービット区間に
なるとステップＳ２１に移行する。ステップＳ２１にお
いては、（基準値−出力データ）の差データを求める。
定カウンタｄ１６までの動作を機能的に示すフローチャ
ートである。ステップＳ２０１０においては、ダミービ
ット区間であるか否かが調べられ、そうでない場合には
ステップＳ２０の処理を繰り返し、ダミービット区間に
なるとステップＳ２１に移行する。ステップＳ２１にお
いては、（基準値−出力データ）の差データを求める。
【００３６】ステップＳ２２においては、ステップＳ２
１において求めた差データの符号がプラスであるか否か
が調べられ、プラスである場合にはステップＳ２３に移
行し、マイナスである場合にはステップＳ２４に移行す
る。ステップＳ２４においては、カウンタｃを１ダウン
させる。ステップＳ２３においては、カウンタｃを１ア
ップさせる。
１において求めた差データの符号がプラスであるか否か
が調べられ、プラスである場合にはステップＳ２３に移
行し、マイナスである場合にはステップＳ２４に移行す
る。ステップＳ２４においては、カウンタｃを１ダウン
させる。ステップＳ２３においては、カウンタｃを１ア
ップさせる。
【００３７】ステップＳ２５においては、カウンタｃの
値がＭＡＸ以上であるか否かが調べられ、そうである場
合にはステップＳ２６に移行する。ステップＳ２６にお
いては、ＭＡＸカウンタを１アップする。ステップＳ２
７においては、ＭＡＸカウンタがｎを越えたか否かが調
べられ、もし越えた場合にはステップＳ２８に移行す
る。ステップＳ２８においては、カウンタｄを１アップ
させる。ステップＳ２５においてカウンタｃがＭＡＸ未
満の場合には、ステップＳ２９に移行し、ＭＡＸカウン
タをクリヤする。
値がＭＡＸ以上であるか否かが調べられ、そうである場
合にはステップＳ２６に移行する。ステップＳ２６にお
いては、ＭＡＸカウンタを１アップする。ステップＳ２
７においては、ＭＡＸカウンタがｎを越えたか否かが調
べられ、もし越えた場合にはステップＳ２８に移行す
る。ステップＳ２８においては、カウンタｄを１アップ
させる。ステップＳ２５においてカウンタｃがＭＡＸ未
満の場合には、ステップＳ２９に移行し、ＭＡＸカウン
タをクリヤする。
【００３８】ステップＳ３０においては、カウンタｃの
値がＭＩＮ以下であるか否かが調べられ、そうである場
合にはステップＳ３１に移行する。ステップＳ３１にお
いては、ＭＩＮカウンタを１アップする。ステップＳ３
２においては、ＭＩＮカウンタがｎを越えたか否かが調
べられ、もし越えた場合にはステップＳ３３に移行す
る。ステップＳ３３においては、カウンタｄを１ダウン
させる。ステップＳ３０においてカウンタｃがＭＩＮよ
り大きい場合には、ステップＳ３４に移行し、ＭＩＮカ
ウンタをクリヤする。
値がＭＩＮ以下であるか否かが調べられ、そうである場
合にはステップＳ３１に移行する。ステップＳ３１にお
いては、ＭＩＮカウンタを１アップする。ステップＳ３
２においては、ＭＩＮカウンタがｎを越えたか否かが調
べられ、もし越えた場合にはステップＳ３３に移行す
る。ステップＳ３３においては、カウンタｄを１ダウン
させる。ステップＳ３０においてカウンタｃがＭＩＮよ
り大きい場合には、ステップＳ３４に移行し、ＭＩＮカ
ウンタをクリヤする。
【００３９】一連の処理が終了すると、再びステップＳ
２０に戻り処理を繰り返す。従って１ライン毎に１回、
補正値の更新が行われる。このような構成により、大き
な変動に対しては大きなステップで早く追従し、小さな
変動にたいしては小さなステップで精度よく追従するこ
とが可能となる。
２０に戻り処理を繰り返す。従って１ライン毎に１回、
補正値の更新が行われる。このような構成により、大き
な変動に対しては大きなステップで早く追従し、小さな
変動にたいしては小さなステップで精度よく追従するこ
とが可能となる。
【００４０】なお、小さなステップ用のカウンタｃ１３
が最大値（例えばＦＦ）あるいは０でカウント動作を停
止し、オーバーフローあるいはアンダーフローしないよ
うに構成すれば、ＭＡＸをＦＦ、ＭＩＮを０とすること
も可能である。更に、カウンタｃがカウントアップした
場合にはＭＩＮカウンタをクリヤし、ダウンした場合に
は、ＭＡＸカウンタをクリヤするようにしてもよい。
が最大値（例えばＦＦ）あるいは０でカウント動作を停
止し、オーバーフローあるいはアンダーフローしないよ
うに構成すれば、ＭＡＸをＦＦ、ＭＩＮを０とすること
も可能である。更に、カウンタｃがカウントアップした
場合にはＭＩＮカウンタをクリヤし、ダウンした場合に
は、ＭＡＸカウンタをクリヤするようにしてもよい。
【００４１】つぎに第５の実施例について説明する。図
１１はオフセットキャンセル回路の第５の実施例を示す
ブロック図である。図１１において図８と同様の部分に
は同じ番号が付与してある。第４の実施例（図８）と異
なるのは、加算保持回路１８およびダウンカウンタ１９
の部分であるので、該部分について説明する。
１１はオフセットキャンセル回路の第５の実施例を示す
ブロック図である。図１１において図８と同様の部分に
は同じ番号が付与してある。第４の実施例（図８）と異
なるのは、加算保持回路１８およびダウンカウンタ１９
の部分であるので、該部分について説明する。
【００４２】加算保持回路１８は、加算器およびレジス
タから構成されている。加算器は、比較回路３からの出
力であるＵ／Ｄ信号に基づき、レジスタの値にダウンカ
ウンタ１９の出力値Ｆを加算または減算する。レジスタ
は、ダミービット区間に図示しない制御回路から発生さ
れるパルスＣＫによって加算器の出力をラッチし、出力
する。
タから構成されている。加算器は、比較回路３からの出
力であるＵ／Ｄ信号に基づき、レジスタの値にダウンカ
ウンタ１９の出力値Ｆを加算または減算する。レジスタ
は、ダミービット区間に図示しない制御回路から発生さ
れるパルスＣＫによって加算器の出力をラッチし、出力
する。
【００４３】ダウンカウンタ１９は通常は１でカウント
を停止しているが、比較判定回路１５からカウンタｄ１
６のイネーブル信号Ｅが出力されると、所定のプリセッ
ト値（例えば１６）をプリセットする。そして、１ライ
ン毎にクロックＣＫによってダウンカウントし１になる
と動作を停止する。
を停止しているが、比較判定回路１５からカウンタｄ１
６のイネーブル信号Ｅが出力されると、所定のプリセッ
ト値（例えば１６）をプリセットする。そして、１ライ
ン毎にクロックＣＫによってダウンカウントし１になる
と動作を停止する。
【００４４】動作は第４の実施例のフローチャートであ
る図１０において、ステップＳ２４、２５におけるカウ
ンタの変化量がＦになり、ステップＳ２８および３３で
は、Ｆに所定値をプリセットする処理を追加し、またス
テップＳ３４の後に、Ｆが２以上である場合にはＦから
１を減算する処理を追加したものになる。このような構
成にすることにより、カウンタｄが動作した直後には加
算保持回路１８のレジスタに大きな値が加減算され、基
準値に早く接近することが可能となる。
る図１０において、ステップＳ２４、２５におけるカウ
ンタの変化量がＦになり、ステップＳ２８および３３で
は、Ｆに所定値をプリセットする処理を追加し、またス
テップＳ３４の後に、Ｆが２以上である場合にはＦから
１を減算する処理を追加したものになる。このような構
成にすることにより、カウンタｄが動作した直後には加
算保持回路１８のレジスタに大きな値が加減算され、基
準値に早く接近することが可能となる。
【００４５】最後に、第６の実施例を説明する。ＣＣＤ
イメージセンサは通常奇数番目の光電変換素子の出力信
号と偶数番目のものとを別の電荷転送回路を経由して出
力している。従って偶数番目と奇数番目の画信号レベル
に差が生ずる場合がある。当実施例はこの差を補正する
ためのものである。
イメージセンサは通常奇数番目の光電変換素子の出力信
号と偶数番目のものとを別の電荷転送回路を経由して出
力している。従って偶数番目と奇数番目の画信号レベル
に差が生ずる場合がある。当実施例はこの差を補正する
ためのものである。
【００４６】図１２はオフセットキャンセル回路の第６
の実施例を示すブロック図である。図１２において図８
と同様の部分には同じ番号が付与してある。第４の実施
例（図８）と異なるのは、カウンタｃ、比較判定回路、
カウンタｄからなる補正値設定回路が２組あることであ
る。分配器２０からは、比較回路３の出力Ｕ／Ｄ信号、
およびカウンタの動作を交互に可能にするイネーブル信
号がこれら２組の補正値設定回路に出力される。
の実施例を示すブロック図である。図１２において図８
と同様の部分には同じ番号が付与してある。第４の実施
例（図８）と異なるのは、カウンタｃ、比較判定回路、
カウンタｄからなる補正値設定回路が２組あることであ
る。分配器２０からは、比較回路３の出力Ｕ／Ｄ信号、
およびカウンタの動作を交互に可能にするイネーブル信
号がこれら２組の補正値設定回路に出力される。
【００４７】カウンタｃ２１、ｃ´２４およびカウンタ
ｄ２３、ｄ´２６の出力データはそれぞれマルチプレク
サ２７、２８を介してＤ／Ａ変換器ｃ１４、ｄ１７に入
力される。分配器２０およびマルチプレクサ２７、２８
は、図示しない制御装置から出力される奇遇切り替え信
号によって制御される。
ｄ２３、ｄ´２６の出力データはそれぞれマルチプレク
サ２７、２８を介してＤ／Ａ変換器ｃ１４、ｄ１７に入
力される。分配器２０およびマルチプレクサ２７、２８
は、図示しない制御装置から出力される奇遇切り替え信
号によって制御される。
【００４８】図１３（ａ）は、第４の実施例におけるダ
ミービット区間の補正後のＶｃを拡大して示した波形図
である。図においては、奇数番目の画信号と偶数番目の
画信号のレベルがずれている。図１３（ｂ）は本実施例
におけるＶｃの波形図である。本実施例では、偶数番目
と奇数番目の画信号を独立に補正するので、図に示すよ
うに、補正後の出力はどちらの画信号も同じ基準値に合
わせることが可能となる。なお、第６の実施例では、第
４の実施例の補正値設定回路を２組用いる例を示した
が、第１〜３実施例の回路を２組用いることも可能であ
る。
ミービット区間の補正後のＶｃを拡大して示した波形図
である。図においては、奇数番目の画信号と偶数番目の
画信号のレベルがずれている。図１３（ｂ）は本実施例
におけるＶｃの波形図である。本実施例では、偶数番目
と奇数番目の画信号を独立に補正するので、図に示すよ
うに、補正後の出力はどちらの画信号も同じ基準値に合
わせることが可能となる。なお、第６の実施例では、第
４の実施例の補正値設定回路を２組用いる例を示した
が、第１〜３実施例の回路を２組用いることも可能であ
る。
【００４９】以上６つの実施例を説明したが、以下に示
すような変形例も考えられる。補正値の演算はハードウ
ェアによって行ってもよいが、Ａ／Ｄ変換器２の出力を
ＣＰＵに取り込み、補正値を計算してＤ／Ａ変換器５に
セットすることも可能である。また第３実施例以降のよ
うに２系統の補正回路を用いる場合に、２系統のデジタ
ル出力値を加算してから、１個のＤ／Ａ変換器を用いて
Ｖｂを発生させてもよい。
すような変形例も考えられる。補正値の演算はハードウ
ェアによって行ってもよいが、Ａ／Ｄ変換器２の出力を
ＣＰＵに取り込み、補正値を計算してＤ／Ａ変換器５に
セットすることも可能である。また第３実施例以降のよ
うに２系統の補正回路を用いる場合に、２系統のデジタ
ル出力値を加算してから、１個のＤ／Ａ変換器を用いて
Ｖｂを発生させてもよい。
【００５０】
【発明の効果】以上述べたように、本発明によれば、デ
ジタルデータを用いて制御を行うため、安定して正確な
ＤＣオフセットの制御が可能となるという効果がある。
ジタルデータを用いて制御を行うため、安定して正確な
ＤＣオフセットの制御が可能となるという効果がある。
【図１】 オフセットキャンセル回路の第１実施例のブ
ロック図である。
ロック図である。
【図２】 図１の各点における信号波形を示す波形図で
ある。
ある。
【図３】 第１実施例の動作を機能的に示すフローチャ
ートである。
ートである。
【図４】 オフセットキャンセル回路の第２実施例のブ
ロック図である。
ロック図である。
【図５】 第２実施例の動作を機能的に示すフローチャ
ートである。
ートである。
【図６】 オフセットキャンセル回路の第３実施例のブ
ロック図である。
ロック図である。
【図７】 第３実施例の動作を機能的に示すフローチャ
ートである。
ートである。
【図８】 オフセットキャンセル回路の第４実施例のブ
ロック図である。
ロック図である。
【図９】 第４実施例のカウンタの電圧カバー範囲を示
す説明図である。
す説明図である。
【図１０】第４実施例の動作を機能的に示すフローチャ
ートである。
ートである。
【図１１】オフセットキャンセル回路の第５実施例のブ
ロック図である。
ロック図である。
【図１２】オフセットキャンセル回路の第６実施例のブ
ロック図である。
ロック図である。
【図１３】第６実施例における補正後の画信号を示す波
形図である。
形図である。
１…差動増幅器、２…Ａ／Ｄ変換器、３…比較回路、４
…補正値設定回路、５、１０、１１、１４、１７…Ｄ／
Ａ変換回路、６、８、９…補正値設定カウンタ、７…絶
対値比較回路、１２…加算器、１３、１６…カウンタ、
１５…比較判定回路、１８…加算保持回路、１９…ダウ
ンカウンタ
…補正値設定回路、５、１０、１１、１４、１７…Ｄ／
Ａ変換回路、６、８、９…補正値設定カウンタ、７…絶
対値比較回路、１２…加算器、１３、１６…カウンタ、
１５…比較判定回路、１８…加算保持回路、１９…ダウ
ンカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 孝 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内 (72)発明者 寄本 浩二 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内 (72)発明者 小松 康男 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内 (72)発明者 渡辺 誠 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内
Claims (7)
- 【請求項１】 イメージセンサから出力される画信号を
処理する画像処理装置において、画信号を一方の入力端
子に入力する差動増幅器と、前記差動増幅器の出力信号
をＡ／Ｄ変換するＡ／Ｄ変換手段と、ダミービット期間
の前記Ａ／Ｄ変換手段の出力データを所定の基準値と比
較する比較手段と、前記比較結果に基づき、ＤＣオフセ
ットを基準値に近づける方向に補正値を修正する補正値
設定手段と、前記補正値をＤ／Ａ変換し、前記差動増幅
器の他方の入力端子に入力するＤ／Ａ変換手段とを備え
たことを特徴とする画像処理装置。 - 【請求項２】 前記比較手段は差の値を出力し、前記補
正値設定手段は前記補正値に前記差を加算することを特
徴とする請求項１に記載の画像処理装置。 - 【請求項３】 前記補正値設定手段はカウンタにより構
成されており、前記比較結果に基づき、カウンタをアッ
プあるいはダウンさせることを特徴とする請求項１に記
載の画像処理装置。 - 【請求項４】 前記補正値設定手段は、小さなステップ
で補正値を変更する第１の補正値変更手段と、大きなス
テップで補正値を変更する第２の補正値変更手段とを備
え、前記Ｄ／Ａ変換手段は、前記第１の補正値変更手段
の出力をＤ／Ａ変換する第１のＤ／Ａ変換器と、前記第
２の補正値変更手段の出力をＤ／Ａ変換する第２のＤ／
Ａ変換器と、前記第１および第２のＤ／Ａ変換器の出力
を加算する加算器とからなることを特徴とする請求項１
に記載の画像処理装置。 - 【請求項５】 前記第１の補正値変更手段の出力値があ
る範囲を越えた場合にのみ、前記第２の補正値変更手段
を動作させることを特徴とする請求項４に記載の画像処
理装置。 - 【請求項６】 前記第２の補正値変更手段が動作した場
合に、前記第１の補正値変更手段の変化ステップを一時
的に大きくすることを特徴とする請求項５に記載の画像
処理装置。 - 【請求項７】 前記補正値設定手段は、奇数画素用と偶
数画素用の２系統を備え、奇数画素用と偶数画素用の補
正値を時分割で出力することを特徴とする請求項１に記
載の画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06189130A (ja) | 1992-12-16 | 1992-12-16 | 画像処理装置 |
| US08/166,961 US5408335A (en) | 1992-12-16 | 1993-12-15 | Image processing device for correcting an offset of an image signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06189130A (ja) | 1992-12-16 | 1992-12-16 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06189130A true JPH06189130A (ja) | 1994-07-08 |
Family
ID=18433983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06189130A (ja) | 1992-12-16 | 1992-12-16 | 画像処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5408335A (ja) |
| JP (1) | JPH06189130A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2725768A1 (fr) * | 1994-10-18 | 1996-04-19 | Renault | Dispositif de commande de passage d'une boite de vitesses automatique sur le rapport inferieur |
| DE19504971A1 (de) * | 1995-02-15 | 1996-08-22 | Vdo Schindling | Fahrpedal für eine Leistungssteuerung einer Brennkraftmaschine |
| US6288797B1 (en) | 1997-05-14 | 2001-09-11 | Kabushiki Kaisha Toshiba | Image density correction device and image density correction method, and image reading device and image forming apparatus |
Families Citing this family (16)
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|---|---|---|---|---|
| JP3318905B2 (ja) * | 1993-12-03 | 2002-08-26 | ソニー株式会社 | 電荷転送装置 |
| JP3525500B2 (ja) * | 1994-07-26 | 2004-05-10 | ミノルタ株式会社 | 固体撮像装置 |
| US5708482A (en) * | 1994-09-08 | 1998-01-13 | Asahi Kogaku Kogyo Kabushiki Kaisha | Image-signal clamping circuit for electronic endoscope |
| US5726771A (en) * | 1994-10-31 | 1998-03-10 | Hewlett-Packard Company | System and method for optimizing tonal resolution in an optical scanner |
| US6885396B1 (en) * | 1998-03-09 | 2005-04-26 | Micron Technology, Inc. | Readout circuit with gain and analog-to-digital a conversion for image sensor |
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