JPH06186956A - コンパイルされたラスタ演算コードを生成するための方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のビットマップについて行うべき論理演
算を実現する為のコンピュータコードを生成する方法及
びシステムを提供する。 【構成】 ブール演算を用いて複数の項を有するブール
式を指定する。各項のブール演算のそれぞれを実現すえ
るコードセグメントを生成する。ビットＢＬＴ（ビット
ブロック転送）ルーテインを実行するときに論理演算お
よび複数のビットマップを指定する。ビットＢＬＴルー
テインは指定された論理演算を実現するために、どの生
成コードセグメントが必要であるかを確定する。次に確
定したコードセグメントを検索し、論理演算を実現する
コンピュータコードを形成するためにこれを組み合わせ
る。次いで、論理演算についてビットＢＬＴを達成すた
めにコンピュータコードを実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般にビットマップ
を表示するためのコンピュータシステムに関し、特に、
複数のビットマップを組み合わせるための方法および装
置に関する。

【０００２】

【従来の技術】パーソナルコンピュータの出力装置に
は、ビットマップグラフィックス装置を備えたものが多
い。ビットマップグラフィックス装置は、通常、表示メ
モリを有するグラフィックスアダプタと、表示スクリー
ンとを備えている。このビットマップグラフィックス装
置は、表示すべきビットマップを入力し、そして、その
ビットマップを表示スクリーン上に表示する。ビットマ
ップは、表示スクリーン上の矩形領域に表示される画像
を定義するビットのマトリックスである。ビットマップ
中のそれぞれのビットが、表示スクリーン上の１画素
（ピクセル）に対応する。コンピュータ出力データを表
示するために、ビットマップグラフィックス装置は、表
示スメモリに格納されたビットマップを読みだし、表示
スクリーン上に対応する画像を描く。表示メモリ中のビ
ットが１であると、ビットマップグラフィックス装置
は、表示スクリーン上の対応するビクセルをオンする。
表示メモリ中のビットが０であると、ビットマップグラ
フィックス装置は、表示スクリーン上の対応するピクセ
ルをオフする。例えば新しいビットマップをローディン
グして表示メモリの内容を変えることによって、コンピ
ュータプログラムは、表示画面上の変更を実行できる。

【０００３】コンピュータプログラムは、通常、プログ
ラムメモリ内にビットマップを生成し、次に、そのビッ
トマップを表示メモリにコピーする。ビットマップがと
ても大きくなって百万またはそれ以上のビットを含む場
合があることから、プログラムメモリから表示メモリへ
のコピーは、比較的多く時間がかかり得るものである。
性能を向上させ、かつコンピュータプログラミングを容
易にするため、一般のグラフィックスに重点を置いたオ
ペレーティングシステムは、プログラムメモリから表示
メモリへビットマップをコピーするために最適化された
ルーチンを設けている。これらのルーチンは、ビットブ
ロック・トランスファ（ビットＢＬＴ）ルーチンとして
知られている。一般に、これらのビットＢＬＴルーチン
は、ソースビットマップおよび普通は表示メモリ内にあ
るデスティネーションビットマップを、入力として読み
出すことができる。これらのビットＢＬＴルーチンは、
ソースビットマップをデスティネーションビットマップ
に効率的にコピーする。ビットＢＬＴルーチンは、１度
に１ビットではなく、１度に１コンピュータワードのデ
ータをコピーするために最適化されている。コンピュー
タワードとは、そのコンピュータが、単位として演算を
行うビットの数である。コンピュータワードは、一般
に、８，１６または３２ビットで構成されている。

【０００４】図１および図２は、いろいろなビットＢＬ
Ｔルーチンの結果を示す表示メモリを示す図である。図
１は、ビットＢＬＴルーチンを実行する以前の表示メモ
リを示しており、図２は、ビットＢＬＴルーチンを実行
した後の表示メモリを示している。図３および図４は、
それぞれ、図１および図２に対応する表示画面の図であ
る。図５は、矢印の画像のソースビットマップの例を示
す図である。アウトラインをつけた矢印のビットマップ
２０１は、縦３２ビット×横３２ビットのビットのマト
リックスでなっている。このアウトラインをつけた矢印
のビットマップ２０１を表示スクリーン上の記憶場所１
１１に表示するために、プログラムは、ビットＢＬＴル
ーチンを呼び出すときに、アウトラインをつけた矢印の
ビットマップ２０１がソースビットマップであることを
指定し、かつ、表示メモリビットマップ１０１が表示ス
クリーンの場所１１１に対応するデスティネーションビ
ットマップであることを指定する。次に、ビットＢＬＴ
ルーチンは、アウトラインをつけた矢印のビットマップ
２０１を表示メモリビットマップ１０１にコピーする。
アウトラインをつけた矢印のビットマップ２０１が表示
メモリビットマップ１０１にコピーされると、表示メモ
リビットマップ１０１の３２×３２ビットマトリックス
の各ビットは、表示メモリビットマップ１０５によって
示すようにアウトラインをつけた矢印のビットマップ２
０１によってオーバライトされる。実線の矢印のビット
マップ２０２を表示スクリーン上の記憶場所１１２に表
示するためには、プログラムは、実線矢印ビットマップ
２０２がソースビットマップであることを指定し、か
つ、表示メモリビットマップ１０２が表示スクリーンの
場所１１２に対応するデスティネーションビットマップ
であることを指定する。次に、ビットＢＬＴルーチン
は、実線矢印ビットマップ２０２を表示メモリビットマ
ップ１０２にコピーする。表示メモリビットマップ１０
２の３２×３２ビットマトリックスの各ビットは、表示
メモリビットマップ１０６によって示すように実線矢印
ビットマップ２０２によってオーバライトされる。

【０００５】場合によっては、プログラムが、透明な矢
印を表示しようとすることがある。透明な矢印の一例
を、表示スクリーン上の場所１１７に表示して示す。こ
の透明な矢印とは、下にあるスクリーン表示が、矢印の
輪郭を除いてそのままにされる矢印のことである。この
機能を設定するために、一般的なビットＢＬＴルーチン
は、ビットマップをコピーすることに加えて、ソースお
よびデスティネーションビットマップについてブール論
理演算をビット毎に行うことを可能にしている。例え
ば、場所１１７に示したような透明な矢印を生成するた
めには、プログラムは、ビットＢＬＴルーチンを呼び出
すときに、ソースビットマップとしての輪郭矢印ビット
マップ２０１と、デスティネーションビットマップとし
ての表示メモリビットマップ１０３と、ＡＮＤ演算とを
指定する。ビットＢＬＴルーチンは、輪郭矢印ビットマ
ップ２０１から各ビットと表示メモリビットマップ１０
３から対応するビットとを検索し、これらのビットにつ
いてＡＮＤ演算を行い、その結果を表示メモリビットマ
ップ１０３に格納して、表示メモリビットマップ１０７
を得る。ソースおよびデスティネーションビットマップ
についてコピーおよびブール演算を行うビットＢＬＴル
ーチンは、大きなフレキシビリティーをもたらすもので
あるが、コンピュータグラフィックス演算の中には、こ
れらのビットＢＬＴルーチンを２回以上呼び出すことを
必要とするものがある。例えば、プログラムが場所１１
８に示したような矢印を表示するものとすれば、プログ
ラムは、まず、ソースビットマップとしての実線矢印ビ
ットマップ２０２は、デスティネーションビットマップ
としての表示メモリビットマップ１０４と、ＡＮＤ演算
とを指定してビットＢＬＴルーチンを呼び出す。次に、
プログラムは、ソースビットマップとしての矢印ビット
マップ２０３と、デスティネーションビットマップとし
ての表示メモリビットマップ１０４と、ＥＸＣＬＵＳＩ
ＶＥ−ＯＲ演算とを指定してビットＢＬＴルーチンを呼
び出す。ビットＢＬＴルーチンを２回呼び出すことは、
デスティネーションビットマップ１０８における各ビッ
トが、２回読み出され、かつ、書き込まれる結果とな
る。デスティネーションビットマップが大きい場合、各
ビットを２回読みだしかつ書き込むことは、受け入れ難
い結果となり得る。

【０００６】大きなビットマップをコピーすることが高
コストとなり得ることから、一般のビットＢＬＴルーチ
ンは、デスティネーションビットマップおよびブール演
算と合わせて、２つのソースビットマップを指定できる
ように生成されてきた。例えば、場所１１８にこの矢印
を生成するためには、呼び出しをするプログラムは、第
１のソースビットマップ（Ｓ₁ ）としての実線矢印ビッ
トマップ２０２と、第２のソースビットマップ（Ｓ₂ ）
としての矢印ビットマップ２０３は、デスティネーショ
ンビットマップ（Ｄ）としての表示メモリビットマップ
１０４とを、Ｓ ₁ とＤの論理積をとることおよびその結
果とＳ₂ の排他的論理和をとることとを特定するブール
演算と共に、指定することになる。標準的なブール代数
において、このファンクションは、

【０００７】

【数６】

【０００８】ＵＳＩＶＥ−ＯＲ演算子を表す。任意の数
のソースビットマップについてブール演算を設定するビ
ットＢＬＴルーチンを開発することが可能であるが、実
際には、ビットＢＬＴルーチンは、一般に、２つのソー
スビットマップしかサポートできない。２つのソースビ
ットマップが指定された場合、３つのビットマップ
Ｓ₁ ，Ｓ₂ ，Ｄを、ブール演算をもちいて２５６通りに
組み合わせることができる。この３つのビットマップを
組み合わせるそれぞれの方法を、論理演算またはラスダ
演算と呼ぶ。

【０００９】

【表１】

【００１０】表１は、Ｓ₁ ，Ｓ₂ およびＤビットマップ
をどのように組み合わせし得るかを指定する２５６通り
の論理演算の部分集合を示している。“ブール関数”と
題する列は、対応する結果を生成するビットマップおよ
びブール演算子でなるブール関数を示す。

【００１１】

【表２】

【００１２】例えば、表示メモリビットマップ１０８を
生成するために、プログラムは、ビットストリング“０
１１０１１００”（１６進数 ６ＣＨ）を行うべき論理
演算として指定する。この論理演算６ＣＨは、Ｓ₁ ，Ｓ
₂ およびＤの値の８つの可能な組み合わせのそれぞれに
ついての結果を指定している。表２は、入力されたビッ
トマップの値および論理演算６ＣＨに対応するブール関
数によって得られる中間および最終結果を示している。

【００１３】

【表３】

【００１４】表３は、論理演算６ＣＨを実行するビット
ＢＬＴルーチンの手続きを示している。変数 Height は
各ビットマップにおける行の数を表し、変数Width はワ
ード幅で分割された各ビットマップのビットの列の数を
表す。この例においては、各ビットマップの幅は、整数
のコンピュータワードとして仮定されている。

【００１５】

【表４】

【００１６】表４は、論理演算６ＣＨを実行するIntel
８０３８６アセンブラ言語手続を示している。一般的な
従来技術のビットＢＬＴルーチンには、２５６通りの論
理演算のそれぞれを実行するために、別個のコードのセ
クションを備えたものがある。しかし、ビットＢＬＴル
ーチンの実施に際しては、コードの１部がすべての論理
演算について共通なものであり、また、このコードの１
部が論理演算について特有であることが認識されている
ものがある。表４に示すように、３つの中間のステート
メントは、論理演算６ＣＨの論理演算固有コードであ
る。このコードにおいて、これら３つのステートメント
は、ａｘレジスタをＳ₁ ビットマップでロードし、Ｄビ
ットマップとの論理積をａｘレジスタにとり、そして、
Ｓ₂ ビットマップとａｘレジスタの排他的論理和をと
る。この論理演算固有コードに先行する５つのステート
メントおよび後続する５つのステートメントは、ビット
マップを通じてのループ動作を制御するものであり、す
べての論理演算に共通である。パフォーマンスを向上さ
せるために、従来技術のビットＢＬＴルーチンは、２５
６論理演算のそれぞれについて論理演算固有コードを表
に格納し、共通コードを１コピーだけ格納する。６ＣＨ
等の論理演算指定を伴ってビットＢＬＴルーチンを呼び
出されると、ビットＢＬＴルーチンは、表から適切な論
理演算固有コードを検索し、この検索したコードを共通
コードと組み合わせることによって、その論理演算を実
施するためのコードを生成する。次に、ビットＢＬＴル
ーチンは、その論理演算を行うために、生成されたコー
ドを実行する。実行するコードを生成するこのプロセス
をビットＢＬＴコンパイルという。

【００１７】

【発明が解決しようとする課題】これらの従来技術のビ
ットＢＬＴルーチンは、実行時において効率的なコード
を生成する。しかし、これらのルーチンは、２５６論理
演算固有コードセグメントの記憶領域を必要とする。さ
らに、これらの２５６コードセグメントを開発し、テス
トするためには、多大なプログラミングの労力が費やさ
れ得る。本発明の目的は、ビットＢＬＴルーチンのため
の効率的なコードを生成する方法およびシステムを提供
することにある。本発明の別の目的は、格納する必要の
あるコードセグメントの数を削減したビットＢＬＴルー
チンを開発する方法およびシステムを提供することにあ
る。本発明の別の目的は、複数のビットマップについて
論理演算を行う装置を提供することにある。

【００１８】

【課題を解決するための手段】本発明を以下においてよ
り詳細に説明するにしたがって明らかとなるこれらおよ
び他の課題は、複数のビットマップについて行われる論
理演算を実施するためのコンピュータコードを生成する
方法およびシステムによって達成される。好ましい実施
例においては、ブール式を、ブール演算によって定義さ
れる複数の項を有するものとして指定する。これらの項
のブール演算のそれぞれを実施するコードセグメントが
生成される。ビットＢＬＴルーチンを実行する場合、ひ
とつの論理演算と複数のビットマップが指定される。ビ
ットＢＬＴルーチンは、指定された論理演算を実施する
ために、どの生成されたコードセグメントが必要である
かを確定する。次に、確定されたコードセグメントが、
検索され、論理演算を実施するコンピュータコードを形
成するために組み合わせられる。そして、論理演算でビ
ットＢＬＴを実施するために、このコンピュータコード
を実行することができる。

【００１９】

【実施例】本発明は、ルーチンの記憶装置の必要を削減
し、かつそのルーチンのより高速な展開をもたらすビッ
トＢＬＴルーチンを実現するための方法およびシステム
を提供する。好ましい実施例においては、２つのソース
ビットマップと１つのデスティネーションビットマップ
に対応できるビットＢＬＴルーチンが、従来技術のシス
テムにおいてもちいられた２５６論理演算固有コードセ
グメントではなく、８コードセグメントと１つのマッピ
ングテーブルとを格納する。本発明は、２５６通りの論
理演算のそれぞれは、以下の式で表し得ることを認識す
るものである。

【００２０】

【数７】

【００２１】ＵＳＩＶＥ−ＯＲ演算子を表し、・または
並列配置はブールＡＮＤ演算子を表し、論理数１，
Ｓ₁ ，・・・、Ｓ₁ Ｓ₂ Ｄは、項０〜７として参照され
るこの式の８つの項である。２５６論理演算のそれぞれ
を、係数の固有な集合をもちいて式１によって表すこと
ができる。例えば、論理演算６ＣＨを、係数α₀ ＝０，
α₁ ＝０，α₂ ＝１，α₃ ＝０，α₄ ＝０，α₅ ＝１，
α₆ ＝０，α₇ ＝０（００１００１００２または２４
Ｈ）の集合によって表すことができる。以下の式は、論
理演算６ＣＨを、係数２４Ｈをもちいて式１で表したも
のを示す．

【００２２】

【数８】

【００２３】値０との他の値の論理積は０となるから、
上の式を以下の式に簡単にすることができる。

【００２４】

【数９】

【００２５】２５６の論理演算のそれぞれについて、そ
の論理演算を生成する係数の一意の集合がある。好まし
い実施例において、本発明は、数式１の各項についてそ
れぞれ１つ、すなわち８個のコードセグメントを格納
し、２５６の論理演算のそれぞれに対応する係数を、係
数表と呼ばれるマッピングテーブルに格納する。論理演
算を受けとると、ビットＢＬＴルーチンは、その論理演
算指定に対応する係数を係数表から検索し、１に等しい
係数を各項に対応するコードセグメントを検索し、その
検索したコードセグメントを共通コードと組み合わせ
て、コンパイルされたコードを生成する。

【００２６】

【表５】

【００２７】表５は、数式１の８つの項のそれぞれに対
応する８つのIntel ８０３８６アセンブラ言語コードセ
グメントを示している。共通コードは、論理演算固有コ
ードが実行される依然にａｘレジスタがクリアされるこ
とを除いて、従来のシステムでもちいられたものと同じ
である。上述の例において、論理演算６ＣＨを受けとる
と、ビットＢＬＴルーチンは、６ＣＨを係数表への索引
としてもちいて、数式１に代入される係数の集合を表す
値２４Ｈを検索する。次に、ビットＢＬＴルーチンは、
項２および項５に対するコードセグメントを検索し（係
数２４Ｈは、係数α₂ およびα₅ が１に設定されている
ことを示す）、これらのコードセグメントを共通コード
と組み合わせて、コンパイルされたコードを形成する。
表６は、論理演算６ＣＨに対して生成された論理演算固
有コードを示している。好ましい実施例において、本発
明は、数式１の各項において１つづつ、８つの代替コー
ドセグメントも格納する。ビットＢＬＴルーチンがコー
ドセグメントを検索する場合、コンパイルされたコード
の第１のコードセグメントは、代替コードセグメントで
ある。これらの代替コードセグメントは、コンバイルさ
れたコードの一部として実行される最初のコードセグメ
ントとなるように最適化されている。すなわち、第１の
コードセグメントは、項の値の排他的論理和をａｘレジ
スタになるのではなく、その項の値をａｘレジスタに格
納する。したがって、係数がコードセグメントが１つも
もちいられずかつ結果が０となることを示す“００００
００００”である場合を除いて、ａｘレジスタを共通コ
ードのゼロ値でコードする必要はない。また、代替コー
ドセグメントをもちいることによって、より小さなコン
パイルされたコードおよび向上したパフォーマンスが得
られる。表５′は、この８つの代替コードセグメントに
対するIntel ８０３８６アセンブラ言語コードを示して
いる。

【００２８】

【表６】

【００２９】

【表７】

【００３０】図６は、ビットＢＬＴルーチンによって実
行されるコンパイルされたコードを生成するためのルー
チンのフロー図である。このルーチンは、論理演算を入
力し、その論理演算を実施するコンパイルされたコード
を生成する。表６は、論理演算が６ＣＨである場合に生
成されるコンバイルされたコードを示している。このル
ーチンは、共通コードと、コードセグメント表と、係数
表とを利用する。ステップ４０１において、このルーチ
ンは、論理演算によって示された係数表から係数を検索
する。この係数表は、２５６の論理演算のれぞれについ
て１つのエントリを含んでいる。各エントリは、数式１
の論理演算を実施する係数を含んでいる。

【００３１】

【表８】

【００３２】ステップ４０２において、ルーチンは、表
７に示すような先行共通コードを検索し、そのコードを
コンパイルされたコードの一部として格納する。ステッ
プ４０３〜４０８において、このルーチンはループし、
検索された係数のそれぞれが０であるかまたは１である
かを確定する。係数が１である場合、ルーチンは、表５
のコードセグメント表から対応するコードセグメントを
検索し、検索されたコードセグメントをコンパイルされ
たコードに加える。ステップ４０３において、ルーチン
は、インデスクｉを０に初期設定する。インデクスｉ
は、係数および対応するコードセグメントを参照するた
めにもちいられる。ステップ４０４において、係数α_i
が１に等しい場合、その係数に対するコードセグメント
が検索され、ルーチンは、ステップ４０５に継続し、そ
うでない場合は、ステップ４０７に継続する。ステップ
４０５において、ルーチンは、係数α_i に対するコード
セグメントを、コードセグメント表から検索する。ステ
ップ４０６において、ルーチンは、検索したコードセグ
メントをコンパイルされたコードに加える。ステップ４
０７において、ルーチンは、インデスクｉをインクリメ
ントして、次の係数をポイントする。ステップ４０８に
おいて、インデクスｉが８に等しい場合、すべての係数
が処理されており、ルーチンはステップ４０９に継続
し、そうでない場合は、ルーチンはステップ４０４にル
ープして次の係数を検査する。ステップ４０９におい
て、ルーチンは、表７に示すような後続共通コードを検
索し、それをコンパイルされたコードに加える。そし
て、ルーチンは最初に戻る。

【００３３】

【表９】

【００３４】実施例の１つにおいては、表８に示すアル
ゴリズムによって係数表を生成する。このアルゴリズム
は、２５６の可能な係数のそれぞれに対して一意の８ビ
ット論理演算を生成し、そして、その論理演算によって
示される係数表の係数を格納する。論理演算固有コード
が生成されると、その論理演算を、対応する係数を検索
するための係数表への索引としてもちいる。好ましい実
施例においては、表７の先行共通コードが、論理演算固
有コードによって実際に利用されるビットマップだけを
ロードするように最適化されている。例えば、論理演算
３ＣＨが指定されると、係数６ＣＨが係数表から検索さ
れる。これにより生じる式を最も簡単にすると、

【００３５】

【数１０】

【００３６】となる。この式はＤビットマップを利用し
ないから、先行共通コードは、Ｄビットマップからのビ
ットをｄｘレジスタにロードすることを必要としない。
したがって、係数５，６または７が設定された場合のみ
Ｄビットマップからのビットがロードされるように先行
共通コードを適合させることができる。同様に、Ｓ１お
よびＳ２ビットマップからのビットは、それらに対応す
る係数が設定された場合のみ、ロードされる必要があ
る。また、一般的なビットＢＬＴルーチンは、コンパイ
ルされたコードを実行する前に、Ｓ１，Ｓ２およびＤビ
ットマップの妥当性を検査する。しかし、論理演算がＳ
₁ およびＳ₂ ビットマップのローディングを必要としな
い場合は、この妥当性検査を行わなくてもよい。Ｄビッ
トマップの妥当性検査は、結果を後続共通コードに格納
する際にそれにアクセスすることから、一般に行われる
必要がある。図６は、本発明を実施するハードウェアの
概略図である。このハードウェアは、論理演算レジスタ
５０１と、係数表読みだし専用メモリ(ROM) ５０２と、
並列／直列シフトレジスタ５０３，５０４および５０５
と、ＡＮＤゲート５１１〜５１７と、パリティージェネ
レータ５２０と、直列／並列シフトレジスタ５２１とを
備えている。論理演算レジスタ５０１は、２５６×８ビ
ットＲＯＭである係数表ＲＯＭ５０１のアドレスを出力
する（α₀ ・・・α₇ ）。この係数表ＲＯＭは、論理演
算に対応するアドレスにおける表８の擬似コードによっ
て生成される数式１の係数の集合を含んでいる。データ
ラインα₀ は、パリティージェネレータ５２０に入力さ
れ、データラインα₁ 〜α₇ は、それぞれ、ＡＮＤゲー
ト５１１〜５１７に入力される。シフトレジスタ５０３
からのデータラインＳ₁ は、ＡＮＤゲート５１１，５１
４，５１５および５１７に入力する。シフトレジスタ５
０４からのデータラインＳ₂ は、ＡＮＤゲート５１２，
５１４，５１６および５１７に入力する。シフトレジス
タ５０５からのデータラインＤは、ＡＮＤゲート５１
３，５１５，５１６および５１７に入力する。ＡＮＤゲ
ート５１１〜５１７からの出力は、パリティージェネレ
ータ５２０に入力する。パリティージェネレータ５２０
の出力は、シフトレジスタ５２１に入力する。

【００３７】動作に際して、論理演算レジスタ５０１
は、行うべき論理演算でロードされる。係数表ＲＯＭ５
０２は、その論理演算を対応する係数に変換する。シフ
トレジスタ５０３，５０４および５０５は、ビットマッ
プＳ₁ ，Ｓ₂ およびＤからのデータでそれぞれロードさ
れる。ＡＮＤゲート５１１〜５１７は、数式１の項のう
ちの７つの結果を生成し、これがパリティージェネレー
タ５２０に入力される。８番目の項は、パリティージェ
ネレータ５２０に直接入力されるａ₀ データラインによ
って生成される。パリティージェネレータ５２０は、数
式１の排他的論理和演算と等価のことを行う。パリティ
ージェネレータ５２０の出力は、シフトレジスタ５２１
に入力される。シフトレジスタ５０３，５０４，５０５
をそれぞれビットマップＳ₁ ，Ｓ₂ およびＤからのデー
タで順次ロードすることによって、論理演算が行われ
る。そして、シフトレジスタ５０３，５０４，５０５
は、順次、データラインＳ₁ ，Ｓ₂ およびＤにシフトさ
れる。シフトレジスタ５０３，５０４，５０５のシフト
毎に、パリティージェネレータ５２０の出力は、論理演
算レジスタ５０１に格納された論理演算の結果である。
パリティージェネレータ５２０の出力は、論理演算の結
果を格納するシフトレジスタ５２１に入力され、これを
表示メモリに書き込むことができる。別の実施例におい
ては、この係数マッピングをソフトウェアにおいて行っ
ており、係数表ＲＯＭ５０２は、必要とされない。むし
ろ、論理演算レジスタ５０１が、直接、係数によってロ
ードされる。

【００３８】好ましい実施例においては数式１の関数を
もちいているが、当業者においては、８項でなる他の等
式も同様にもちいることができることを理解するところ
である。例えば、以下の等式をもちいることができる。

【００３９】

【数１１】

【００４０】ここでλ₀ ・・・λ₇ は係数を表し、＋は
ブールＩＮＣＬＵＳＩＶＥ−ＯＲ演算子を表し、′はブ
ール相補演算子を示し、並列配置はブールＡＮＤ演算子
を示す。数式４の各項に対してコードセグメントが生成
される。数式４をもちいれば、係数を生成するための変
換は必要ない。これらの係数は、論理演算に対応する。
数式４をもちいる場合、類似の最適化をもちいて、特定
のビットマップをロードするか否かを確定することがで
きる。本発明を好ましい実施例について説明してきた
が、本発明は、これらの実施例によって限定されるもの
ではない。例えば、コンパイルされたコードを各平面に
適用することによって、本発明をカラービットマップ(m
ultiplanar) にもちいることができる。また、当業者に
おいては、本発明の方法を、３つ以上のソースビットマ
ップをもちいるビットＢＬＴルーチンに適用し得ること
を認識するところである。例えば、３つのソースビット
マップを伴うビットＢＬＴルーチンは、従来技術の方法
が利用するであろう６５，５３６の論理演算固有コード
セグメントではなく、１６項の等式をもちい、１６のコ
ードセグメントを格納する。本発明の本旨のうちにある
変更は、当業者には明白である。本発明の範囲は、請求
の範囲によって定義される。

【図面の簡単な説明】

【図１】多様なビットＢＬＴ演算の結果を示す表示メモ
リの図である。

【図２】多様なビットＢＬＴ演算の結果を示す表示メモ
リの図である。

【図３】図１に対応する表示スクリーンの図である。

【図４】図２に対応する表示スクリーンの図である。

【図５】矢印の画像のソースビットマップの例を示す図
である。

【図６】ビットＢＬＴルーチンによって実行されるコン
パイルされたコードを生成するためのルーチンのフロー
図である。

【図７】本発明を実施したハードウェアの概略図であ
る。

【符号の説明】

５０１ 論理演算レジスタ ５０２ 係数表読みだし専用メモリ（ＲＯＭ） ５０３，５０４，５０５ 並列／直列シフトレジスタ ５１１〜５１７ ＡＮＤゲート ５２０ パリティージェネレータ ５２１ 直列／並列シフトレジスタ

Claims (52)

【特許請求の範囲】
1. 【請求項１】 複数のビットマップについて行われる論
   理演算を実現するためのコンピュータコードを生成する
   方法において、 複数の項を有するブール式を指定し、 該ブール式の各項についてその項を実現するコードセグ
   メントを生成し、 生成された各コードセグメントをコードセグメント表に
   格納し、かつコンピュータプログラムの実行中におい
   て、 論理演算をリクエストし、 リクエストされた論理演算を実現するためにどの格納さ
   れたコードセグメントが必要であるかを確定し、 確定されたコードセグメントをコードセグメント表から
   検索し、 リクエストされた論理演算を実現するコンピュータコー
   ドを生成するために検索したコードセグメントを組み合
   わせる各段階を含むことを特徴とする前記方法。
2. 【請求項２】 各項が対応する係数を有し、論理演算が
   係数の集合にマップされ、どの格納されたコードセグメ
   ントが必要であるかを確定する段階が係数のマップされ
   た集合に基づいて確定をすることを特徴とする請求項１
   記載の方法。
3. 【請求項３】 係数表を生成する段階をさらに含み、ど
   の格納されたコードセグメントが必要であるかを確定す
   る段階が、リクエストされた論理演算を係数表への索引
   としてもちいて係数表から係数のマップされた集合を検
   索する段階を含むことを特徴とする請求項２記載の方
   法。
4. 【請求項４】 係数表を生成する段階が係数の各集合に
   ついてその係数の集合が表す論理演算を確定し、 確定した論理演算を係数表への索引としてもちいて該係
   数の集合を係数表に格納する各段階を含むことを特徴と
   する請求項３記載の方法。
5. 【請求項５】 指定されたブール式が 【数１】 ルＥＸＣＬＵＳＩＶＥ−ＯＲ演算子を表し、・および並
   列配置はブールＡＮＤ演算子を表し、論理数１，Ｓ₁ ，
   ・・・、Ｓ₁ Ｓ₂ Ｄはこの該式の項であり、Ｓ₁，Ｓ₂
   およびＤはビットマップであり、かつ係数表を生成する
   段階が：係数の集合の各係数がα_i によって表され、た
   だしｉ＝１，２・・・８である係数の各集合について、 保管された論理演算数を０に初期設定し、 for S₁ = the values of 1 and 0, for S₂ = the values of 1 and 0, for D = the values of 1 and 0, 係数の該集合およびＳ₁ ，Ｓ₂ およびＤの値をもちいて
   該ブール式を評価し、 保管された論理演算数に２を乗じ、 評価されたブール式の結果を乗算された保管論理演算に
   加え、 保管論理演算数を係数表への索引としてもちいて係数の
   該集合を係数表に格納する各段階を含むことを特徴とす
   る請求項３記載の方法。
6. 【請求項６】 指定されたブール式がビットマップ上で
   行い得るすべての可能な論理演算を記述し、指定された
   式の項の数が可能な論理演算の総数より少ないことを特
   徴とする請求項１記載の方法。
7. 【請求項７】 指定されたブール式が 【数２】 ルＥＸＣＬＵＳＩＶＥ−ＯＲ演算子を表し、・および並
   列配置はブールＡＮＤ演算子を表し、論理数１，Ｓ₁ ，
   ・・・、Ｓ₁ Ｓ₂ Ｄは該式の項であり、Ｓ₁ ，Ｓ ₂ およ
   びＤはビットマップであることを特徴とする請求項１記
   載の方法。
8. 【請求項８】 指定されたブール式が F(S₁,S₂,D) =λ₀S₁S₂D +λ₁S₁S₂D′+ λ₂S₁S₂′D + λ₃S₁S₂′D′+ λ₄S₁′S₂D + λ₅S₁′S₂D′+ λ₆S₁′S₂′D + λ₇S₁′S₂′D′ であり、ただし、λ₀ ・・・λ₇ はこの式の論理演算固
   有係数であり、＋はブールＩＮＣＬＵＳＩＶＥ−ＯＲ演
   算子を表し、並列配置はブールＡＮＤ演算子を表し、′
   はブール相補演算子を表し、Ｓ₁,Ｓ₂ およびＤはビット
   マップであることを特徴とする請求項１記載の方法。
9. 【請求項９】 格納されたコードセグメントが指定され
   たブール式の各項について代替コードセグメントを含
   み、該代替コードセグメントが組み合わされたコードセ
   グメントの第１のコードセグメントとなるように最適化
   されていることを特徴とする請求項１記載の方法。
10. 【請求項１０】 格納されたコードセグメントが結果レ
    ジスタを利用し、代替コードセグメントが、結果レジス
    タの以前の内容についてブール演算を行うことなしに、
    それぞれの項の値を直接結果レジスタに格納することに
    よって各項を実現することを特徴とする請求項９記載の
    方法。
11. 【請求項１１】 各ビットマップが複数のビットを有
    し、生成されたコンピュータコードを、すべての論理演
    算に共通な格納されたコードであってビットマップのビ
    ットをループするための共通格納コードと組み合わせる
    段階を含むことを特徴とする請求項１記載の方法。
12. 【請求項１２】 共通格納コードは、リクエストされた
    論理演算を実施するために必要なビットマップのみをも
    ちいるように最適化されていることを特徴とする請求項
    １１記載の方法。
13. 【請求項１３】 共通格納コードは、リクエストされた
    論理演算を実施するために必要なビットマップのみをも
    ちいるように最適化されていることを特徴とする請求項
    １１記載の方法。
14. 【請求項１４】 複数のビットマップについて行われる
    論理演算を実現するためのコンピュータコードを生成す
    る方法において、 複数の項を有するブール式を、各項が対応する係数を有
    し、各係数が値を有するように指定し、 該ブール式の各項についてその項を実現するコードセグ
    メントを生成し、 各コードセグメントをコードセグメント表に格納し、か
    つコンピュータプログラムの実行中において、 論理演算をリクエストし、該論理演算を各係数が該ブー
    ル式の１つの項に対応するように係数の集合にマップ
    し、 マップされた係数の集合の対応する係数の値に基づい
    て、リクエストされた論理演算を実現するためにどの格
    納されたコードセグメントが必要であるかを確定し、 確定されたコードセグメントを検索し、 リクエストされた論理演算を実現するコンピュータコー
    ドを生成するために検索したコードセグメントを組み合
    わせる各段階を含むことを特徴とする前記方法。
15. 【請求項１５】 複数の入力について論理演算を実施す
    るためにコンピュータコードを格納する方法において、 該入力について行い得る複数の論理演算を表す式を指定
    する段階であって、該入力について行い得るすべての可
    能な論理演算を該式が記述し、該式が項の数が可能な論
    理演算の総数より少ない複数の項を有するように式を指
    定する前記段階と、 該式の各項について、 その項を実現するコードセグメントを生成し、 各コードセグメントをコードセグメント表に格納する各
    段階とを含むことを特徴とする前記方法。
16. 【請求項１６】 各項が対応する係数を有し、各論理演
    算が係数の集合によって表され、かつ該複数の入力につ
    いて行われる論理演算を指定する段階と、 係数の集合に基づいて、指定された論理演算を実現する
    ためにどの格納されたコードセグメントが必要であるか
    を確定する段階と、 を含むことを特徴とする請求項１５記載の方法。
17. 【請求項１７】 係数表を生成する段階をさらに含み、
    どの格納されたコードセグメントが必要であるかを確定
    する段階が、指定された論理演算を係数表への索引とし
    てもちいて係数表から係数の集合を検索する段階を含む
    ことを特徴とする請求項１６記載の方法。
18. 【請求項１８】 係数数を生成する段階が係数の各集合
    についてその係数の集合が表す論理演算を確定し、 確定した論理演算を係数表への索引としてもちいて該係
    数の集合を係数表に格納する各段階を含むことを特徴と
    する請求項１７記載の方法。
19. 【請求項１９】 各入力が複数のビットを有し、確定し
    たコードセグメントを、すべての論理演算に共通な格納
    されたコードであってビットを通してのルーピングを制
    御するためにもちいられる共通格納コードと組み合わせ
    る段階をさらに含むことを特徴とする請求項１６記載の
    方法。
20. 【請求項２０】 共通格納コードは、指定された論理演
    算に必要な入力のみをロードするように最適化されてい
    ることを特徴とする請求項１９記載の方法。
21. 【請求項２１】 共通格納コードは、指定された論理演
    算に必要な入力のみを検査するように最適化されている
    ことを特徴とする請求項１９記載の方法。
22. 【請求項２２】 指定された式は、複数の入力について
    行い得るすべての可能な論理演算記述することを特徴と
    する請求項１５記載の方法。
23. 【請求項２３】 指定された式が 【数３】 ルＥＸＣＬＵＳＩＶＥ−ＯＲ演算子を表し、・および並
    列配置はブールＡＮＤ演算子を表し、論理数１，Ｓ₁ ，
    ・・・、Ｓ₁ Ｓ₂ Ｄは該式の項であり、Ｓ₁ ，Ｓ ₂ およ
    びＤは入力であることを特徴とする請求項１５記載の方
    法。
24. 【請求項２４】 指定された式が F(S₁,S₂,D) =λ₀S₁S₂D +λ₁S₁S₂D′+ λ₂S₁S₂′D + λ₃S₁S₂′D′+ λ₄S₁′S₂D + λ₅S₁′S₂D′+ λ₆S₁′S₁′D + λ₇S₁′S₁′D′ であり、ただし、λ₀ ・・・λ₇ はこの式の論理演算固
    有係数であり、＋はブールＩＮＣＬＵＳＩＶＥ−ＯＲ演
    算子を表し、並列配置はブールＡＮＤ演算子を表し、′
    はブール相補演算子を表し、Ｓ1,Ｓ2 およびＤはビット
    マップであることを特徴とする請求項１５記載の方法。
25. 【請求項２５】 格納されたコードセグメントが指定さ
    れた式の各項について代替コードセグメントを含み、該
    代替コードセグメントが生成されたコンピュータコード
    において第１のコードセグメントとなるように最適化さ
    れていることを特徴とする請求項１５記載の方法。
26. 【請求項２６】 格納されたコードセグメントが結果レ
    ジスタを利用し、最適化が、結果レジスタの以前の内容
    について演算を行うことなしに直接結果レジスタに格納
    することを含むことを特徴とする請求項２５記載の方
    法。
27. 【請求項２７】 複数の入力に対する論理演算を実現す
    るためにコンピュータコードを生成する方法において、 該入力について行い得る複数の論理演算を表す式を該式
    が複数の項を有するように指定し、 該式の各項について、その項を実現するコードセグメン
    トを生成し、 コンピュータプログラムの実行中において、 論理演算をリクエストし、 リクエストされた論理演算を実現するためにどの生成さ
    れたコードセグメントが必要であるかを確定し、 確定されたコードセグメントを検索し、 リクエストされた論理演算を実現するコンピュータコー
    ドを生成するために検索したコードセグメントを組み合
    わせる各段階を含むことを特徴とする前記方法。
28. 【請求項２８】 各項が対応する係数を有し、論理演算
    が式の係数の集合を表し、どの生成されたコードセグメ
    ントが必要であるかを確定する段階が係数の集合に基づ
    いて確定をすることを特徴とする請求項２７記載の方
    法。
29. 【請求項２９】 係数表を生成する段階をさらに含み、
    どの生成されたコードセグメントが必要であるかを確定
    する段階が、リクエストされた論理演算に基づいて係数
    表から係数の集合を検索する段階を含むことを特徴とす
    る請求項２７記載の方法。
30. 【請求項３０】 係数表を生成する段階が係数の各集合
    についてその係数の集合が表す論理演算を確定し、 該係数の集合を係数表に格納する各段階を含むことを特
    徴とする請求項２９記載の方法。
31. 【請求項３１】 指定された式が複数の入力について行
    い得るすべての可能な論理演算を記述し、指定された式
    の項の数が可能な論理演算の総数より少ないことを特徴
    とする請求項２７記載の方法。
32. 【請求項３２】 指定された式が 【数４】 ルＥＸＣＬＵＳＩＶＥ−ＯＲ演算子を表し、・および並
    列配置はブールＡＮＤ演算子を表し、論理数１，Ｓ₁ ，
    ・・・、Ｓ₁ Ｓ₂ Ｄは該式の項であり、Ｓ₁ ，Ｓ ₁ およ
    びＤは複数の入力を表すビットマップであることを特徴
    とする請求項２７記載の方法。
33. 【請求項３３】 指定された式が F(S₁,S₂,D) =λ₀S₁S₂D +λ₁S₁S₂D′+ λ₂S₁S₂′D + λ₃S₁S₂′D′+ λ₄S₁′S₂D + λ₅S₁′S₂D′+ λ₆S₁′S₂′D + λ₇S₁′S₂′D′ であり、ただし、λ₀ ・・・λ₇ はこの式の論理演算固
    有係数であり、＋はブールＩＮＣＬＵＳＩＶＥ−ＯＲ演
    算子を表し、並列配置はブールＡＮＤ演算子を表し、′
    はブール相補演算子を表し、Ｓ₁,Ｓ₂ およびＤは複数の
    入力を表すビットマップであることを特徴とする請求項
    ２７記載の方法。
34. 【請求項３４】 生成されたコードセグメントが指定さ
    れた式の各項について代替コードセグメントを含み、該
    代替コードセグメントが組み合わされたコードセグメン
    トの第１のコードセグメントとなるように最適化されて
    いることを特徴とする請求項２７記載の方法。
35. 【請求項３５】 生成されたコードセグメントが、結果
    レジスタの以前の内容についてブール演算を行うことな
    しに、項の値を直接結果レジスタに格納することを特徴
    とする請求項３４記載の方法。
36. 【請求項３６】 各入力が複数のビットを有し、生成さ
    れたコンピュータコードを、すべての論理演算に共通な
    コードであって入力のビットを通じてのルーピングを制
    御するためにもちいられる共通コードと組み合わせる段
    階をさらに含むことを特徴とする請求項２７記載の方
    法。
37. 【請求項３７】 共通コードは、リクエストされた論理
    演算によって必要とされる入力のみをロードするように
    最適化されていることを特徴とする請求項３６記載の方
    法。
38. 【請求項３８】 共通コードは、リクエストされた論理
    演算によって必要とされる入力のみを検査するように最
    適化されていることを特徴とする請求項３６記載の方
    法。
39. 【請求項３９】 複数の入力について論理演算を行う方
    法において、 複数の項を有するブール式を指定し、 該ブール式の各項について、その項を実現するコードセ
    グメントを生成し、 コンピュータプログラムの実行中において、 論理演算を指定し、 リクエストされた論理演算を実現するためにどの生成さ
    れたコードセグメントが必要であるかを確定し、 指定された論理演算を実現するコンピュータコードを生
    成するために確定したコードセグメントを組み合わせ、 組み合わせたコンピュータコードを実行する各段階を含
    むことを特徴とする前記方法。
40. 【請求項４０】 指定されたブール式が入力について行
    い得るすべての可能な論理演算を記述し、指定されたブ
    ール式の項の数が可能な論理演算の総数より少ないこと
    を特徴とする請求項３９記載の方法。
41. 【請求項４１】 ２つのソースビットマップＳ₁ および
    Ｓ₂ およびデスティネーションビットマップＤについて
    行われる論理演算を実現するためにコンピュータコード
    を生成する方法において、 Ｓ₁ ，Ｓ₂ およびＤの２５６の論理上可能なすべての組
    み合わせを定義するブール式の各項に対するコードセグ
    メントを生成する段階であって、各項がブール演算およ
    びそのブール演算を実現する対応するコードセグメント
    を有するように生成する段階と、 コンピュータプログラムの実行中において、論理演算を
    実現するために必要なコードセグメントを組み合わせて
    生成されたコンピュータコードを形成する段階との各段
    階を含むことを特徴とする前記方法。
42. 【請求項４２】 複数のビットマップについて論理演算
    を行う装置であって、ブール式の各項を実現するコード
    セグメントを有する前記装置において、 該論理演算を実現するためにどのコードセグメントが必
    要であるかを識別する手段と、 識別されたコードセグメントを論理演算を実現するコン
    ピュータコードに組み合わせる手段と、 複数のビットマップについて論理演算を行うために該コ
    ンピュータコードを実行する手段と、 を備えていることを特徴とする前記装置。
43. 【請求項４３】 識別する手段が、論理演算を実現する
    ブール式の係数を指定する手段と、指定された係数に基
    づいてコードセグメントを選択する手段とを含むことを
    特徴とする請求項４２記載の装置。
44. 【請求項４４】 複数の入力について論理演算を行う装
    置において、 ブール式の各項を実現する複数のコードセグメントを格
    納する手段と、 該論理演算を実現するためにどの格納されたコードセグ
    メントが必要であるかを識別する手段と、 識別されたコードセグメントを論理演算を実現するコン
    ピュータコードに組み合わせる手段と、 該複数の入力について論理演算を行うために該コンピュ
    ータコードを実行する手段と、 を備えることを特徴とする前記装置。
45. 【請求項４５】 ブール式が F(S₁,S₂,D) =λ₀S₁S₂D +λ₁S₁S₂D′+ λ₂S₁S₂′D + λ₃S₁S₂′D′+ λ₄S₁′S₂D + λ₅S₁′S₂D′+ λ₆S₁′S₂′D + λ₇S₁S₂′D′ であり、ただし、λ₀ ・・・λ₇ はこの式の論理演算固
    有係数であり、＋はブールＩＮＣＬＵＳＩＶＥ−ＯＲ演
    算子を表し、並列配置はブールＡＮＤ演算子を表し、′
    はブール相補演算子を表し、Ｓ₁,Ｓ₂ およびＤはビット
    マップであることを特徴とする請求項４４記載の方法。
46. 【請求項４６】 識別する手段が、ブール式の係数を指
    定する手段と、指定された係数に基づいてコードセグメ
    ントを選択する手段とを含むことを特徴とする請求項４
    ５記載の装置。
47. 【請求項４７】 ブール式が 【数５】 ルＥＸＣＬＵＳＩＶＥ−ＯＲ演算子を表し、・および並
    列配置はブールＡＮＤ演算子を表し、論理数１，Ｓ₁ ，
    ・・・、Ｓ₁ Ｓ₂ Ｄは該式の項であり、Ｓ₁ ，Ｓ ₂ およ
    びＤはビットマップであることを特徴とする請求項４４
    記載の方法。
48. 【請求項４８】 識別する手段が、ブール式の係数を指
    定する手段と、指定された係数に基づいてコードセグメ
    ントを選択する手段とを含むことを特徴とする請求項４
    ７記載の装置。
49. 【請求項４９】 識別する手段が、論理演算を実現する
    ブール式の係数を指定する手段と、指定された係数に基
    づいてコードセグメントを選択する手段とを含むことを
    特徴とする請求項４４記載の装置。
50. 【請求項５０】 複数の入力についての論理演算の値を
    生成する装置において、 ブール式の各項の結果を確定する手段と、 結果のパリティを、該パリティが論理演算の値となるよ
    うに生成する手段と、を備えることを特徴とする前記装
    置。
51. 【請求項５１】 確定する手段が、論理演算および入力
    の２進数表現に基づいて各項の結果を生成する論理積手
    段を含むことを特徴とする請求項５０記載の装置。
52. 【請求項５２】 論理演算および各項の係数の集合の２
    進数表現をマッピングする手段を含み、確定する手段
    が、入力およびマッピングされた２進数表現の結果に基
    づいていることを特徴とする請求項５０記載の装置。