JPH0618370B2 - デ−タアクセス方式 - Google Patents
デ−タアクセス方式Info
- Publication number
- JPH0618370B2 JPH0618370B2 JP61228297A JP22829786A JPH0618370B2 JP H0618370 B2 JPH0618370 B2 JP H0618370B2 JP 61228297 A JP61228297 A JP 61228297A JP 22829786 A JP22829786 A JP 22829786A JP H0618370 B2 JPH0618370 B2 JP H0618370B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- unit
- node
- access method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Small-Scale Networks (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はローカルエリアネットワーク（ＬＡＮ）等のデ
ータアクセス方式に関する。
ータアクセス方式に関する。
従来、この種のデータアクセス方式は、一般にＬＡＮに
用いられ、刊行物「日経エレクトロニクス」1983年12月
５日号 173ページに記載のシステムが知られている。
用いられ、刊行物「日経エレクトロニクス」1983年12月
５日号 173ページに記載のシステムが知られている。
第２図は従来のデータアクセス方式におけるアドレス配
置のタイムチャートを示す。１つのフレームＦは、デー
タタイムスロット300,310,320 のデータＤ１，Ｄ２，Ｄ
３と、それぞれデータＤ１，Ｄ２，Ｄ３と対になったア
ドレスタイムスロット200,210,220 のアドレスＡ１，Ａ
２，Ａ３とからなる。
置のタイムチャートを示す。１つのフレームＦは、デー
タタイムスロット300,310,320 のデータＤ１，Ｄ２，Ｄ
３と、それぞれデータＤ１，Ｄ２，Ｄ３と対になったア
ドレスタイムスロット200,210,220 のアドレスＡ１，Ａ
２，Ａ３とからなる。
第３図はこのようなアドレス配置を用いたＬＡＮのブロ
ック図を示す。
ック図を示す。
第３図によれば、ＬＡＮは、ノード１，２，３を伝送路
100 でループ状に結ぶことにより構成されている。ま
た、ノード１はデータ受信部11とデータ送信部12からな
り、ノード２はデータ受信部13とデータ送信部19からな
る。
100 でループ状に結ぶことにより構成されている。ま
た、ノード１はデータ受信部11とデータ送信部12からな
り、ノード２はデータ受信部13とデータ送信部19からな
る。
さらに、データ受信部11は入力が伝送路100 につながれ
たラッチ31、図示されていない制御系から出力される受
信アドレスとラッチ31の出力とを比較するアドレス比較
部32、アドレス比較部32の出力に応じて受信データを伝
送路100 から分離するデータ分離部34からなる。
たラッチ31、図示されていない制御系から出力される受
信アドレスとラッチ31の出力とを比較するアドレス比較
部32、アドレス比較部32の出力に応じて受信データを伝
送路100 から分離するデータ分離部34からなる。
また、データ送信部19は入力が伝送路100 につながれた
ラッチ21、ラッチ21の出力から伝送路100 の空きを検出
する空き検出部25、空き検出部25の出力に応じて図示さ
れていない制御系から出力される送信データ，送信先ア
ドレスを伝送路100 へ挿入するデータ・アドレス挿入部
44からなる。
ラッチ21、ラッチ21の出力から伝送路100 の空きを検出
する空き検出部25、空き検出部25の出力に応じて図示さ
れていない制御系から出力される送信データ，送信先ア
ドレスを伝送路100 へ挿入するデータ・アドレス挿入部
44からなる。
なお、後述する動作説明の便宜上、ノード１のデータ受
信部11およびノード２のデータ送信部19の構成のみを説
明したが、ノード１，２，３はすべて同一の構成であ
る。
信部11およびノード２のデータ送信部19の構成のみを説
明したが、ノード１，２，３はすべて同一の構成であ
る。
以下に、第２図を参照して第３図に示したＬＡＮの動作
を説明する。
を説明する。
ノード２からノード１へデータＤ１を伝送する場合に
は、ノード２の空き検出部25は、伝送路100上のアドレ
スタイムスロット200,210,220を監視し、空きパターン
（例えば０）を検出する。このようにして、空き検出部
25が、例えば、アドレスタイムスロット200 において空
きパターンを検出すると、データ・アドレス挿入部44へ
空きパターン検出を通知する。
は、ノード２の空き検出部25は、伝送路100上のアドレ
スタイムスロット200,210,220を監視し、空きパターン
（例えば０）を検出する。このようにして、空き検出部
25が、例えば、アドレスタイムスロット200 において空
きパターンを検出すると、データ・アドレス挿入部44へ
空きパターン検出を通知する。
データ・アドレス挿入部44は、その検出通知を受けて伝
送路100 上のアドレスタイムスロット200に図示してい
ない制御系によって出力される送信先アドレスＡ１を、
またそれに続くデータタイムスロット300 に図示してい
ない制御系によって出力されるデータＤ１を送出する。
送路100 上のアドレスタイムスロット200に図示してい
ない制御系によって出力される送信先アドレスＡ１を、
またそれに続くデータタイムスロット300 に図示してい
ない制御系によって出力されるデータＤ１を送出する。
一方、ノード１において、アドレス比較部32は伝送路10
0 上のアドレスタイムスロット200,210,220 の情報と図
示していない制御系によって出力される受信アドレスＡ
１とを比較する。
0 上のアドレスタイムスロット200,210,220 の情報と図
示していない制御系によって出力される受信アドレスＡ
１とを比較する。
このようにして、アドレス比較部32がアドレスタイムス
ロット200 においてアドレスの一致を検出すると、デー
タ分離部34はその検出出力を受けて伝送路100 上のアド
レスタイムスロット200 に続くデータタイムスロット30
0 のデータＤ１を分離し、受信データとして出力する。
ロット200 においてアドレスの一致を検出すると、デー
タ分離部34はその検出出力を受けて伝送路100 上のアド
レスタイムスロット200 に続くデータタイムスロット30
0 のデータＤ１を分離し、受信データとして出力する。
以上の様にしてデータＤ１をノード２からノード１へ伝
送することができる。
送することができる。
第２図に示した従来のアドレス配置によれば、伝送すべ
き１フレーム内の全てのデータタイムスロット300,310,
320 に対してアドレスタイムスロット200,210,220 がそ
れぞれ付与されている。従って、伝送路上における全情
報量に対するアドレスタイムスロットの占める割合すな
わちオーバーヘッドが大きいという欠点があった。
き１フレーム内の全てのデータタイムスロット300,310,
320 に対してアドレスタイムスロット200,210,220 がそ
れぞれ付与されている。従って、伝送路上における全情
報量に対するアドレスタイムスロットの占める割合すな
わちオーバーヘッドが大きいという欠点があった。
本発明の目的は、このような欠点のないデータアクセス
方式を提供することにある。
方式を提供することにある。
本発明は、複数のデータと前記複数データの各データに
対応する複数のアドレスとをデータ伝送路に時分割多重
し、前記データ伝送路に多重化された各アドレスに基づ
いて所望のタイムスロットからデータを分離するデータ
アクセス方式において、 前記複数のデータの各データに対応する各アドレスとを
複数フレームのそれぞれに１つずつ設け、データ数と等
しい数のフレームを用いてマルチフレームを構成し、マ
ルチフレームの周期で全データのアドレスを表示するこ
とを特徴としている。
対応する複数のアドレスとをデータ伝送路に時分割多重
し、前記データ伝送路に多重化された各アドレスに基づ
いて所望のタイムスロットからデータを分離するデータ
アクセス方式において、 前記複数のデータの各データに対応する各アドレスとを
複数フレームのそれぞれに１つずつ設け、データ数と等
しい数のフレームを用いてマルチフレームを構成し、マ
ルチフレームの周期で全データのアドレスを表示するこ
とを特徴としている。
本発明によれば、各データチャネルに対応するアドレス
タイムスロットを複数フレームのそれぞれに１つずつ配
置することにより、アドレス情報によるオーバーヘッド
を小さくすることができる。
タイムスロットを複数フレームのそれぞれに１つずつ配
置することにより、アドレス情報によるオーバーヘッド
を小さくすることができる。
第１図は本発明によるデータアクセス方式におけるアド
レス配置を示すタイミングチャートである。３つの第
１，第２，第３フレームＦ１，Ｆ２，Ｆ３はマルチフレ
ームＭＦを構成し、第１，第２，第３フレームＦ１，Ｆ
２，Ｆ３にはそれぞれデータタイムスロット(300,310,3
20),(330,340,350),(360,370,380) が多重化されてい
る。更に、各フレームＦ１，Ｆ２，Ｆ３の先頭にはそれ
ぞれアドレスタイムスロット200,210,220 が多重化され
ている。
レス配置を示すタイミングチャートである。３つの第
１，第２，第３フレームＦ１，Ｆ２，Ｆ３はマルチフレ
ームＭＦを構成し、第１，第２，第３フレームＦ１，Ｆ
２，Ｆ３にはそれぞれデータタイムスロット(300,310,3
20),(330,340,350),(360,370,380) が多重化されてい
る。更に、各フレームＦ１，Ｆ２，Ｆ３の先頭にはそれ
ぞれアドレスタイムスロット200,210,220 が多重化され
ている。
第１図を参照して本発明によるデータアクセス方式を用
いた場合の第３図のＬＡＮの動作を説明する。
いた場合の第３図のＬＡＮの動作を説明する。
ノード２からノード１へデータＤ１を伝送する場合に
は、ノード２において、空き検出部25は伝送路100 上の
アドレスタイムスロット200,210,220を監視し、空きパ
ターン（例えば０）を検出する。このようにして、空き
検出部25が、例えば、第１フレームＦ１のアドレスタイ
ムスロット200 で空きパターンを検出すると、空き検出
部25はデータ・アドレス挿入部４４へ空きパターン検出
を通知する。
は、ノード２において、空き検出部25は伝送路100 上の
アドレスタイムスロット200,210,220を監視し、空きパ
ターン（例えば０）を検出する。このようにして、空き
検出部25が、例えば、第１フレームＦ１のアドレスタイ
ムスロット200 で空きパターンを検出すると、空き検出
部25はデータ・アドレス挿入部４４へ空きパターン検出
を通知する。
データ・アドレス挿入部44は空き検出部25の通知を受け
て伝送路100 上の第１フレームＦ１のアドレスタイムス
ロット200 に図示していない制御系によって出力される
アドレスＡ１を、また第１，第２，第３フレームＦ１，
Ｆ２，Ｆ３のデータタイムスロット300,330,360 に図示
していない制御系によって出力されるデータＤ１を送出
する。
て伝送路100 上の第１フレームＦ１のアドレスタイムス
ロット200 に図示していない制御系によって出力される
アドレスＡ１を、また第１，第２，第３フレームＦ１，
Ｆ２，Ｆ３のデータタイムスロット300,330,360 に図示
していない制御系によって出力されるデータＤ１を送出
する。
一方、ノード１において、アドレス比較部32は伝送路10
0 上のアドレスタイムスロット200,210,220 の情報と図
示していない制御系によって出力される受信アドレスＡ
１とを比較する。
0 上のアドレスタイムスロット200,210,220 の情報と図
示していない制御系によって出力される受信アドレスＡ
１とを比較する。
このようにして、アドレス比較部32が第１フレームＦ１
のアドレスタイムスロット200 においてアドレスの一致
を検出すると、その検出出力を受けてデータ分離部34は
伝送路100 上の第１，第２，第３フレームＦ１，Ｆ２，
Ｆ３のデータタイムスロット300,330,360 のデータＤ１
を分離し、受信データとして出力する。
のアドレスタイムスロット200 においてアドレスの一致
を検出すると、その検出出力を受けてデータ分離部34は
伝送路100 上の第１，第２，第３フレームＦ１，Ｆ２，
Ｆ３のデータタイムスロット300,330,360 のデータＤ１
を分離し、受信データとして出力する。
以上の様にしてデータＤ１をノード２からノード１へ伝
送することができる。
送することができる。
第１図に示すように本発明によれば、伝送路100上の情
報はフレームＦ１，Ｆ２，Ｆ３でマルチフレームＭＦを
組み、データの送信先を示すアドレスタイムスロット20
0,210,220 が各フレームに１つずつ設けられている。
報はフレームＦ１，Ｆ２，Ｆ３でマルチフレームＭＦを
組み、データの送信先を示すアドレスタイムスロット20
0,210,220 が各フレームに１つずつ設けられている。
これにより、第２図においては１フレーム時間６Ｔに対
するアドレスタイムスロット３Ｔの割合は1/2 であった
が、第１図に示すように本発明によれば、１フレーム時
間４Ｔに対するアドレスタイムスロットＴの割合は1/4
となり、オーバーヘッドが少なくなるという効果があ
る。
するアドレスタイムスロット３Ｔの割合は1/2 であった
が、第１図に示すように本発明によれば、１フレーム時
間４Ｔに対するアドレスタイムスロットＴの割合は1/4
となり、オーバーヘッドが少なくなるという効果があ
る。
第４図は本発明によるデータアクセス方式を用いたＬＡ
Ｎの第２の具体例を示す。
Ｎの第２の具体例を示す。
第４図において、第３図と同一の番号を付したものは第
３図と同一の構成要素を示す。さらに、第４図に示した
ＬＡＮの伝送路100 にはノード１，２，３の他にアドレ
ス生成部10が設けられている。また、第３図に示した空
き検出部25とデータ・アドレス挿入部44に代って、ラッ
チ21の出力と図示していない制御系の出力とを比較する
アドレス比較部22と、アドレス比較部22の出力に応じて
伝送路100 上に送信データを挿入するデータ挿入部24が
それぞれ設けられている。アドレス生成部10は伝送路10
0 上のアドレスタイムスロット200,210,220 に予めアド
レス情報Ａ１，Ａ２，Ａ３を挿入する。
３図と同一の構成要素を示す。さらに、第４図に示した
ＬＡＮの伝送路100 にはノード１，２，３の他にアドレ
ス生成部10が設けられている。また、第３図に示した空
き検出部25とデータ・アドレス挿入部44に代って、ラッ
チ21の出力と図示していない制御系の出力とを比較する
アドレス比較部22と、アドレス比較部22の出力に応じて
伝送路100 上に送信データを挿入するデータ挿入部24が
それぞれ設けられている。アドレス生成部10は伝送路10
0 上のアドレスタイムスロット200,210,220 に予めアド
レス情報Ａ１，Ａ２，Ａ３を挿入する。
ノード２からノード１ヘデータＤ１を伝送する場合、ノ
ード２のアドレス比較部22はラッチ21によってラッチさ
れた伝送路100 上のアドレスタイムスロット200,210,22
0 の情報と図示していない制御系によって出力される送
信先アドレスＡ１との比較を行う。アドレス比較部22が
アドレスタイムスロット200 においてアドレスＡ１との
一致を検出すると、アドレス比較部22はデータ挿入部24
へアドレスの一致検出を通知する。これにより、データ
挿入部24は伝送部100 上の第１，第２，第３フレームに
あるデータタイムスロット300,330,360 にデータＤ１を
送出する。
ード２のアドレス比較部22はラッチ21によってラッチさ
れた伝送路100 上のアドレスタイムスロット200,210,22
0 の情報と図示していない制御系によって出力される送
信先アドレスＡ１との比較を行う。アドレス比較部22が
アドレスタイムスロット200 においてアドレスＡ１との
一致を検出すると、アドレス比較部22はデータ挿入部24
へアドレスの一致検出を通知する。これにより、データ
挿入部24は伝送部100 上の第１，第２，第３フレームに
あるデータタイムスロット300,330,360 にデータＤ１を
送出する。
一方、ノード１のデータ受信部11では第１の実施例と同
様にデータＤ１の受信を行う。
様にデータＤ１の受信を行う。
本発明によれば、伝送路上のアドレス情報によるオーバ
ーヘッドが少なくなるという効果が得られる。
ーヘッドが少なくなるという効果が得られる。
第１図は本発明によるデータアクセス方式におけるアド
レス配置を示すタイミングチャート、 第２図は従来例によるデータアクセス方式におけるアド
レス配置を示すタイミングチャート、 第３図はＬＡＮの第１の具体例を示すブロック図、 第４図はＬＡＮの第２の具体例を示すブロック図であ
る。 10……アドレス生成部 11，13……データ受信部 12，14，19……データ送信部 21，31……ラッチ 22，32……アドレス比較部 24……データ挿入部 25……空き検出部 34……データ分離部 44……データ・アドレス挿入部
レス配置を示すタイミングチャート、 第２図は従来例によるデータアクセス方式におけるアド
レス配置を示すタイミングチャート、 第３図はＬＡＮの第１の具体例を示すブロック図、 第４図はＬＡＮの第２の具体例を示すブロック図であ
る。 10……アドレス生成部 11，13……データ受信部 12，14，19……データ送信部 21，31……ラッチ 22，32……アドレス比較部 24……データ挿入部 25……空き検出部 34……データ分離部 44……データ・アドレス挿入部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/42
Claims (1)
- 【請求項１】複数のデータと前記複数データの各データ
に対応する複数のアドレスとをデータ伝送路に時分割多
重し、前記データ伝送路に多重化された各アドレスに基
づいて所望のタイムスロットからデータを分離するデー
タアクセス方式において、 前記複数のデータの各データに対応する各アドレスを複
数フレームのそれぞれに１つずつ設け、データ数と等し
い数のフレームを用いてマルチフレームを構成し、マル
チフレームの周期で全データのアドレスを表示すること
を特徴とするデータアクセス方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228297A JPH0618370B2 (ja) | 1986-09-29 | 1986-09-29 | デ−タアクセス方式 |
| CA000547971A CA1297568C (en) | 1986-09-29 | 1987-09-28 | Multiplexer/demultiplexer circuitry for lsi implementation |
| US07/101,952 US4835770A (en) | 1986-09-29 | 1987-09-28 | Multiplexer/demultiplexer circuitry for LSI implementation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61228297A JPH0618370B2 (ja) | 1986-09-29 | 1986-09-29 | デ−タアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384226A JPS6384226A (ja) | 1988-04-14 |
| JPH0618370B2 true JPH0618370B2 (ja) | 1994-03-09 |
Family
ID=16874256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61228297A Expired - Lifetime JPH0618370B2 (ja) | 1986-09-29 | 1986-09-29 | デ−タアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618370B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840947A (ja) * | 1981-09-04 | 1983-03-10 | Oki Electric Ind Co Ltd | チャンネル多重化方式 |
| JPS6116648A (ja) * | 1984-07-03 | 1986-01-24 | Hitachi Cable Ltd | ル−プ伝送方式 |
-
1986
- 1986-09-29 JP JP61228297A patent/JPH0618370B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6384226A (ja) | 1988-04-14 |
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