JPH06180986A - メモリコントローラユニット - Google Patents
メモリコントローラユニットInfo
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- JPH06180986A JPH06180986A JP4284984A JP28498492A JPH06180986A JP H06180986 A JPH06180986 A JP H06180986A JP 4284984 A JP4284984 A JP 4284984A JP 28498492 A JP28498492 A JP 28498492A JP H06180986 A JPH06180986 A JP H06180986A
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- refresh
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Abstract
(57)【要約】
【目的】 複数のＤＲＡＭコンフィグレーションを使用
する情報処理装置では、異なるメモリ構成に対応するた
めに、それぞれのメモリ形式に対してアドレシングを発
生させるためのデコードＩＣチップを必要としていた。
本発明はいろいろなメモリ構成に対して柔軟性のある対
応が行えるメモリコントローラユニットを得る。 【構成】 メモリコントローラにＤＲＡＭのメモリ構成
とリフレッシュタイマの設定用レジスタを備える。
する情報処理装置では、異なるメモリ構成に対応するた
めに、それぞれのメモリ形式に対してアドレシングを発
生させるためのデコードＩＣチップを必要としていた。
本発明はいろいろなメモリ構成に対して柔軟性のある対
応が行えるメモリコントローラユニットを得る。 【構成】 メモリコントローラにＤＲＡＭのメモリ構成
とリフレッシュタイマの設定用レジスタを備える。
Description
【０００１】
【産業上の利用分野】本発明は複数のＤＲＡＭコンフィ
グレーション（構成）を使用する情報処理装置に関す
る。
グレーション（構成）を使用する情報処理装置に関す
る。
【０００２】
【従来の技術】通常、情報処理装置では扱うアプリケー
ションの対象によってＤＲＡＭの形式が異なってくる。
たとえば８ビットデータなら８ビット境界でアドレシン
グが必要になるし、１６ビットデータなら１６ビット境
界でアドレシングが必要となる。
ションの対象によってＤＲＡＭの形式が異なってくる。
たとえば８ビットデータなら８ビット境界でアドレシン
グが必要になるし、１６ビットデータなら１６ビット境
界でアドレシングが必要となる。
【０００３】またメモリを構成するチップの数（メモリ
容量）によってもアドレシングは異なってくる。従来は
このような異なるメモリ構成に対応するために、それぞ
れのメモリ形式に対してアドレシングを発生させるため
のデコードＩＣチップを必要としていた。
容量）によってもアドレシングは異なってくる。従来は
このような異なるメモリ構成に対応するために、それぞ
れのメモリ形式に対してアドレシングを発生させるため
のデコードＩＣチップを必要としていた。
【０００４】図１は１６ビット境界で６４Ｋ×２チップ
のメモリ構成の様子である。プログラム上でＭＡＤＲ
（メモリアドレス）にメモリを指定すると、デコード用
ＩＣがどのメモリチップのどの位置かを判定して、目的
のデータをアドレシングする。
のメモリ構成の様子である。プログラム上でＭＡＤＲ
（メモリアドレス）にメモリを指定すると、デコード用
ＩＣがどのメモリチップのどの位置かを判定して、目的
のデータをアドレシングする。
【０００５】
【発明が解決しようとする課題】このような従来方式で
は、デコード用ＩＣチップが必要となり、しかもハード
的にメモリ構成が固定されてしまうなどの問題がある。
本発明はいろいろなメモリ構成に対して柔軟性のある対
応が行えるメモリ配置とそのアクセス方法を開発するこ
とを目的とする。
は、デコード用ＩＣチップが必要となり、しかもハード
的にメモリ構成が固定されてしまうなどの問題がある。
本発明はいろいろなメモリ構成に対して柔軟性のある対
応が行えるメモリ配置とそのアクセス方法を開発するこ
とを目的とする。
【０００６】
【課題を解決するための手段】図２は本発明のＣＰＵの
内部アーキテクチャである。ＩＰＵは命令処理ユニッ
ト、ＩＦＵは命令フェッチユニット、ＩＥＵは命令実行
ユニット、ＩＯＵはＩ／Ｏ制御ユニット、ＭＣＵはメモ
リ制御ユニットである。
内部アーキテクチャである。ＩＰＵは命令処理ユニッ
ト、ＩＦＵは命令フェッチユニット、ＩＥＵは命令実行
ユニット、ＩＯＵはＩ／Ｏ制御ユニット、ＭＣＵはメモ
リ制御ユニットである。
【０００７】ＭＣＵはメインメモリ（ＤＲＡＭ）が直接
接続されているメモリポートを制御する。またメモリポ
ートに関するすべての制御信号を発生する。本アーキテ
クチャは８ビットバイトアドレッシングアーキテクチャ
を採用しているから、すべてのデータはバイトもしくは
その整数倍で扱う。本システムでは、１ワードは４バイ
ト（３２ビット）である。
接続されているメモリポートを制御する。またメモリポ
ートに関するすべての制御信号を発生する。本アーキテ
クチャは８ビットバイトアドレッシングアーキテクチャ
を採用しているから、すべてのデータはバイトもしくは
その整数倍で扱う。本システムでは、１ワードは４バイ
ト（３２ビット）である。
【０００８】メモリはアレイから構成される。１つのア
レイのアドレス方向の深さ（アレイ中のワード数）は、
使用するチップのアドレス方向の深さで決まる。例え
ば、２５６Ｋ×ｎのＤＲＡＭでは１アレイあたり２５６
Ｋワードである。アレイを構成するチップ数は、ＤＲＡ
Ｍのデータポートの本数で決まる。図３は２５６Ｋワー
ドサイズのＤＲＡＭの例である。
レイのアドレス方向の深さ（アレイ中のワード数）は、
使用するチップのアドレス方向の深さで決まる。例え
ば、２５６Ｋ×ｎのＤＲＡＭでは１アレイあたり２５６
Ｋワードである。アレイを構成するチップ数は、ＤＲＡ
Ｍのデータポートの本数で決まる。図３は２５６Ｋワー
ドサイズのＤＲＡＭの例である。
【０００９】本システムでは６４Ｋ×１６、１２８Ｋ×
８、２５６Ｋ×４、２５６Ｋ×４、１Ｍ×４、５１２Ｋ
×８などのメモリ構成のＤＲＡＭが使用できる。詳細を
図４に示す。どのようなメモリ構成であるか、メモリ設
定レジスタによって指定できる。ＭＣＵにシステムを実
行前に知らせておけば、あとはＣＰＵがメモリ管理をし
てくれる。
８、２５６Ｋ×４、２５６Ｋ×４、１Ｍ×４、５１２Ｋ
×８などのメモリ構成のＤＲＡＭが使用できる。詳細を
図４に示す。どのようなメモリ構成であるか、メモリ設
定レジスタによって指定できる。ＭＣＵにシステムを実
行前に知らせておけば、あとはＣＰＵがメモリ管理をし
てくれる。
【００１０】従来ならこのようなメモリ構成に対してデ
コード用ＩＣが必要であったが、本発明ではメモリコン
トローラ（ＭＣＵ）にレジスタを用意し、メモリ構成と
リフレッシュタイマの設定がプログラムで行えるように
している。レジスタは特殊レジスタ転送命令でアドレシ
ングできる。
コード用ＩＣが必要であったが、本発明ではメモリコン
トローラ（ＭＣＵ）にレジスタを用意し、メモリ構成と
リフレッシュタイマの設定がプログラムで行えるように
している。レジスタは特殊レジスタ転送命令でアドレシ
ングできる。
【００１１】図５に示すように、レジスタはＭＣＵの特
殊ハードウェアレジスタ空間＜バンク３、アドレス４−
７＞にマップされている。メモリ設定レジスタはバンク
３のアドレス４に３２ビット（４バイト）の大きさで確
保されている。またリフレッシュタイムを指定するエリ
アは同バンクのアドレス５に用意されている。メモリ設
定レジスタの内容は以下の通りである。
殊ハードウェアレジスタ空間＜バンク３、アドレス４−
７＞にマップされている。メモリ設定レジスタはバンク
３のアドレス４に３２ビット（４バイト）の大きさで確
保されている。またリフレッシュタイムを指定するエリ
アは同バンクのアドレス５に用意されている。メモリ設
定レジスタの内容は以下の通りである。
【００１２】ＲＯＷ＿ＳＩＺＥ（ローサイズ） ０００ ８ビット ００１ ９ビット ０１０ １０ビット ０１１ １１ビット １００ １２ビット ＣＯＬ＿ＳＩＺＥ（カラムサイズ） ００ ８ビット ０１ ９ビット １０ １０ビット １１ １１ビット ＡＲＲＡＹＳ（アレイサイズ） ０ １アレイ １ ２アレイ ＲＥＦＲＥＳＨ＿ＥＮ（リフレッシュ許可） ０ リフレッシュ禁止 １ リフレッシュ許可
【００１３】ＲＯＷ＿ＳＩＺＥとＣＯＬ＿ＳＩＺＥの組
み合せによって、図４でＤＲＡＭの形式が決まる。たと
えば、
み合せによって、図４でＤＲＡＭの形式が決まる。たと
えば、
【００１４】ＲＯＷ＿ＳＩＺＥ＝２（＝（０１０）2、
すなわち１０ビット） ＣＯＬ＿ＳＩＺＥ＝１（＝（０１）2）、すなわち９ビ
ット） とすれば、図４の表からＲＯＷ×ＣＯＬ＝１０×９すな
わち５１２Ｋ×８のＤＲＡＭ構成を指定したことにな
る。さらに ＡＲＲＹＡＹＳ＝０ とすれば、１アレイでチップ数は４となる。
すなわち１０ビット） ＣＯＬ＿ＳＩＺＥ＝１（＝（０１）2）、すなわち９ビ
ット） とすれば、図４の表からＲＯＷ×ＣＯＬ＝１０×９すな
わち５１２Ｋ×８のＤＲＡＭ構成を指定したことにな
る。さらに ＡＲＲＹＡＹＳ＝０ とすれば、１アレイでチップ数は４となる。
【００１５】次にリフレッシュサイクルについて説明す
る。メモリがある一定期間アクセスされないとメモリ内
のデータが消えてしまう。そこである一定期間アクセス
されない場合、メモリに対してリフレッシュ（電流を流
すしてメモリの活性化）させる必要がある。
る。メモリがある一定期間アクセスされないとメモリ内
のデータが消えてしまう。そこである一定期間アクセス
されない場合、メモリに対してリフレッシュ（電流を流
すしてメモリの活性化）させる必要がある。
【００１６】リフレッシュサイクルはＤＲＡＭによって
異なるが、本発明ではＤＲＡＭの構成と同様に、リフレ
ッシュサイクル（タイム）もプログラム指定できるよう
にしてある。メモリリフレッシュは、図６に示すように
リフレッシュタイマレジスタのビット０〜６によって制
御され、ポートが自動的に行う。メモリ設定レジスタで
リフレッシュ許可を与えると、タイマカウンタとリフレ
ッシュタイマレジスタの内容からリフレッシュサイクル
が決まり、一定時間ごとにリフレッシュが発生する。
異なるが、本発明ではＤＲＡＭの構成と同様に、リフレ
ッシュサイクル（タイム）もプログラム指定できるよう
にしてある。メモリリフレッシュは、図６に示すように
リフレッシュタイマレジスタのビット０〜６によって制
御され、ポートが自動的に行う。メモリ設定レジスタで
リフレッシュ許可を与えると、タイマカウンタとリフレ
ッシュタイマレジスタの内容からリフレッシュサイクル
が決まり、一定時間ごとにリフレッシュが発生する。
【００１７】リフレッシュタイマは、分周器、リフレッ
シュタイマレジスタ／タイマカウンタからなる。タイマ
クロックはシステムクロックの１／３２で、分周器によ
って発生される。タイマクロックはタイマカウンタの入
力となる。
シュタイマレジスタ／タイマカウンタからなる。タイマ
クロックはシステムクロックの１／３２で、分周器によ
って発生される。タイマクロックはタイマカウンタの入
力となる。
【００１８】ＣＰＵがリフレッシュタイマ（バンク３、
アドレス５）に書き込みを行うと、データはタイマレジ
スタに書き込まれる。逆にＣＰＵがリフレッシュタイマ
からデータを読み取ると、タイマカウンタの値が読み出
される。タイマレジスタは、リセット後０にリセットさ
れる。
アドレス５）に書き込みを行うと、データはタイマレジ
スタに書き込まれる。逆にＣＰＵがリフレッシュタイマ
からデータを読み取ると、タイマカウンタの値が読み出
される。タイマレジスタは、リセット後０にリセットさ
れる。
【００１９】タイマカウンタの計数が終了（０×７Ｆ）
するたびに、リフレッシュが要求される（０×７Ｆは１
６進数の７Ｆ）。タイマカウンタは計数が終了するま
で、各タイマクロックサイクルごとに加算が続けられ
る。計数が終了すると、タイマカウンタはリフレッシュ
タイマレジスタの内容で初期化され、計数が続けられ
る。
するたびに、リフレッシュが要求される（０×７Ｆは１
６進数の７Ｆ）。タイマカウンタは計数が終了するま
で、各タイマクロックサイクルごとに加算が続けられ
る。計数が終了すると、タイマカウンタはリフレッシュ
タイマレジスタの内容で初期化され、計数が続けられ
る。
【００２０】メモリポート上のＤＲＡＭが規格化通りに
リフレッシュされるように保証すためには、リフレッシ
ュレジスタには、メモリリフレッシュサイクルの周期を
制御する数字がロードされなければならない。
リフレッシュされるように保証すためには、リフレッシ
ュレジスタには、メモリリフレッシュサイクルの周期を
制御する数字がロードされなければならない。
【００２１】リフレッシュタイマレジスタには、ＤＲＡ
Ｍリフレッシュ周期、ＤＲＡＭリフレッシュサイクル
数、それとタイマクロックのクロック周期とから得られ
る数字をプログラムで設定する。すなわち、以下の計算
式に従って求める。
Ｍリフレッシュ周期、ＤＲＡＭリフレッシュサイクル
数、それとタイマクロックのクロック周期とから得られ
る数字をプログラムで設定する。すなわち、以下の計算
式に従って求める。
【００２２】 リフレッシュタイマ＝０×７Ｆ−サイクル数 ここで サイクル数 ＝（リフレッシュ間隔）／（クロッ
ク周期） リフレッシュ間隔 ＝（リフレッシュ周期）／（リフレ
ッシュサイクル数）
ク周期） リフレッシュ間隔 ＝（リフレッシュ周期）／（リフレ
ッシュサイクル数）
【００２３】本ＭＣＵはＣＡＳビフォアＲＡＳリフレッ
シュを利用しているから、各リフレッシュサイクルでは
ＤＲＡＭにアドレスを出力する必要はない。
シュを利用しているから、各リフレッシュサイクルでは
ＤＲＡＭにアドレスを出力する必要はない。
【００２４】
【実施例】アドレスが実際にどのようにＭＣＵによって
アドレシングされるかを見ていこう。ＭＣＵはアドレス
を受けると、ロー、カラム、アレイに分割する。分割の
仕方は、メモリ構成によって異なる。たとえば、６４Ｋ
×１６ＤＲＡＭの場合は図７のようにアドレシングされ
る。アドレスビットの形式はメモリ設定レジスタでＤＲ
ＡＭの形式を決めると自動的に求まる。これはメモリ設
定レジスタで ＲＯＷ＿ＳＩＺＥ＝０ ＣＯＬ＿ＳＩＺＥ＝０ と指定した場合に対応しているから、ＭＣＵのロー、カ
ラムアドレスは８ビットの大きさである。
アドレシングされるかを見ていこう。ＭＣＵはアドレス
を受けると、ロー、カラム、アレイに分割する。分割の
仕方は、メモリ構成によって異なる。たとえば、６４Ｋ
×１６ＤＲＡＭの場合は図７のようにアドレシングされ
る。アドレスビットの形式はメモリ設定レジスタでＤＲ
ＡＭの形式を決めると自動的に求まる。これはメモリ設
定レジスタで ＲＯＷ＿ＳＩＺＥ＝０ ＣＯＬ＿ＳＩＺＥ＝０ と指定した場合に対応しているから、ＭＣＵのロー、カ
ラムアドレスは８ビットの大きさである。
【００２５】図７の例はＡＲＲＡＹＳ＝０の例であるか
ら、アレイ数は１。したがってメモリ空間は６４Ｋワー
ド、すなわち２５６Ｋバイトの大きさである。メモリ空
間はＭＣＵが解析したローアドレスとカラムアドレスに
よって、その交点が求めるアドレスとなる。
ら、アレイ数は１。したがってメモリ空間は６４Ｋワー
ド、すなわち２５６Ｋバイトの大きさである。メモリ空
間はＭＣＵが解析したローアドレスとカラムアドレスに
よって、その交点が求めるアドレスとなる。
【００２６】図８は１２８Ｋ×８ＤＲＡＭの例である。
これは、メモリ設定レジスタで ＲＯＷ＿ＳＩＺＥ＝１ ＣＯＬ＿ＳＩＺＥ＝０ と指定した場合に対応しているから、ＭＣＵのローとカ
ラムアドレスはそれぞれ９ビットと８ビットの大きさで
ある。
これは、メモリ設定レジスタで ＲＯＷ＿ＳＩＺＥ＝１ ＣＯＬ＿ＳＩＺＥ＝０ と指定した場合に対応しているから、ＭＣＵのローとカ
ラムアドレスはそれぞれ９ビットと８ビットの大きさで
ある。
【００２７】図８のメモリマップはＡＲＲＡＹＳ＝１と
した場合の例であるから、アレイ数は２である。メモリ
空間は１２８Ｋワード×２、すなわち１Ｍバイトであ
る。次にリフレッシュタイムの計算例を挙げる。
した場合の例であるから、アレイ数は２である。メモリ
空間は１２８Ｋワード×２、すなわち１Ｍバイトであ
る。次にリフレッシュタイムの計算例を挙げる。
【００２８】ＤＲＡＭリフレッシュ周期を４ｍｓ、ＤＲ
ＡＭリフレッシュサイクル数を２５６としよう。また、
タイムクロックのクロック周波数は外部クロックが２３
ｎｓならば７３６ｎｓである。以下のようにリフレッシ
ュタイムが計算できる。
ＡＭリフレッシュサイクル数を２５６としよう。また、
タイムクロックのクロック周波数は外部クロックが２３
ｎｓならば７３６ｎｓである。以下のようにリフレッシ
ュタイムが計算できる。
【００２９】 リフレッシュ間隔 =4,000.000ns/256=15.625ns サイクル数 =15.625ns/736ns=21.229 リフレッシュタイム=0x7F-21=106 （0x7Fは１６進数の
7Fを表す）
7Fを表す）
【００３０】この値をリフレッシュタイマレジスタに設
定しておけば、タイマカウンタの計数が終了するたび
に、タイマカウンタはリフレッシュレジスタの内容で初
期化せれ、計数が続けられる。
定しておけば、タイマカウンタの計数が終了するたび
に、タイマカウンタはリフレッシュレジスタの内容で初
期化せれ、計数が続けられる。
【００３１】本発明のＣＰＵを用いた情報処理装置の実
施例について説明する。図９は画像と音声を処理する情
報処理装置のブロック図である。
施例について説明する。図９は画像と音声を処理する情
報処理装置のブロック図である。
【００３２】ＣＤーＲＯＭ等のゲームソフト記録媒体、
３２ビットＣＰＵ、画像・音声データ転送制御と各装置
のインターフェースを主とするコントロールユニット、
画像データ伸張変換ユニット、画像データ出力ユニッ
ト、音声データ出力ユニット、ビデオエンコーダユニッ
ト、ＶＤＰユニットなどで構成されている。各ユニット
専用にＫ−ＲＡＭ、Ｍ−ＲＡＭ、Ｒ−ＲＡＭ、Ｖ−ＲＡ
Ｍといったメモリを保有している。
３２ビットＣＰＵ、画像・音声データ転送制御と各装置
のインターフェースを主とするコントロールユニット、
画像データ伸張変換ユニット、画像データ出力ユニッ
ト、音声データ出力ユニット、ビデオエンコーダユニッ
ト、ＶＤＰユニットなどで構成されている。各ユニット
専用にＫ−ＲＡＭ、Ｍ−ＲＡＭ、Ｒ−ＲＡＭ、Ｖ−ＲＡ
Ｍといったメモリを保有している。
【００３３】ＣＰＵはメモリサポートを通じて直接ＤＲ
ＡＭを制御できるメモリ制御機能と、Ｉ／Ｏポートを通
じて様々な周辺機器と通信できるＩ／Ｏ制御機能を持っ
ている。また、タイマとパラレル入出力ポートと割り込
み制御機構も備えている。
ＡＭを制御できるメモリ制御機能と、Ｉ／Ｏポートを通
じて様々な周辺機器と通信できるＩ／Ｏ制御機能を持っ
ている。また、タイマとパラレル入出力ポートと割り込
み制御機構も備えている。
【００３４】ＣＰＵがＶＲＡＭに書き込んだ表示データ
はＶＤＰユニットが読みだし、データをビデオエンコー
ダユニットへ送ることで画面に表示される。
はＶＤＰユニットが読みだし、データをビデオエンコー
ダユニットへ送ることで画面に表示される。
【００３５】コントローラユニットはＳＣＳＩコントロ
ーラを内蔵し、ＣＤ−ＲＯＭなどの外部記憶装置からＳ
ＣＳＩインターフェースを介して画像や音声などのデー
タを取り込む。取り込まれたデータはいったんＫ−ＲＡ
Ｍにバッファリングされる。
ーラを内蔵し、ＣＤ−ＲＯＭなどの外部記憶装置からＳ
ＣＳＩインターフェースを介して画像や音声などのデー
タを取り込む。取り込まれたデータはいったんＫ−ＲＡ
Ｍにバッファリングされる。
【００３６】コントローラユニットにはＤＲＡＭコント
ローラが内蔵され、この働きによりＫ−ＲＡＭに蓄えら
れたデータは決められたタイミングで読み出される。
ローラが内蔵され、この働きによりＫ−ＲＡＭに蓄えら
れたデータは決められたタイミングで読み出される。
【００３７】自然画バックグラウンド画像データは、コ
ントローラユニット内で１ドットデータ単位でプライオ
リティ判定を行ってビデオエンコーダユニットに送り出
す。
ントローラユニット内で１ドットデータ単位でプライオ
リティ判定を行ってビデオエンコーダユニットに送り出
す。
【００３８】データ圧縮された動画像（フルカラー、パ
レット）データは画像データ伸長ユニットに送る。画像
データ伸長ユニットはデータの伸長を行った後ビデオエ
ンコーダユニットに送る。
レット）データは画像データ伸長ユニットに送る。画像
データ伸長ユニットはデータの伸長を行った後ビデオエ
ンコーダユニットに送る。
【００３９】ビデオエンコーダユニットではＶＤＰユニ
ット、コントローラユニット、画像データ伸長ユニット
から送られてきたＶＤＰ画像、自然画バックグラウンド
画像、動画像（フルカラー、パレット）データの重ね合
わせ処理、カラーパレット再生、特殊効果処理、および
Ｄ／Ａ変換などの処理を施して出力し、さらに外部回路
によって、最終的にＮＴＳＣ信号にエンコードされた画
像信号が出力される。
ット、コントローラユニット、画像データ伸長ユニット
から送られてきたＶＤＰ画像、自然画バックグラウンド
画像、動画像（フルカラー、パレット）データの重ね合
わせ処理、カラーパレット再生、特殊効果処理、および
Ｄ／Ａ変換などの処理を施して出力し、さらに外部回路
によって、最終的にＮＴＳＣ信号にエンコードされた画
像信号が出力される。
【００４０】ＣＤ−ＲＯＭなどから読み込まれたＡＤＰ
ＣＭ音声データは、画像データと同様にＫＲＡＭでバッ
ファリングされた後に、コントローラユニットにより音
声データ出力ユニットへ送られ、再生される。
ＣＭ音声データは、画像データと同様にＫＲＡＭでバッ
ファリングされた後に、コントローラユニットにより音
声データ出力ユニットへ送られ、再生される。
【００４１】
【発明の効果】本発明はこのデコード用ＩＣに代わる機
能をＭＣＵに持たせ、しかもレジスタを使ってシステム
にどのような構成であるかをプログラムで簡単に指定で
きるようにしてある。このために、デコード用ＩＣは不
要となり、ハードウェア上の構成を簡素化することがで
きる。また、プログラムでメモリ構成が指定できるため
にいろいろなＤＲＡＭに柔軟に対応ができ、装備ができ
るようになる。
能をＭＣＵに持たせ、しかもレジスタを使ってシステム
にどのような構成であるかをプログラムで簡単に指定で
きるようにしてある。このために、デコード用ＩＣは不
要となり、ハードウェア上の構成を簡素化することがで
きる。また、プログラムでメモリ構成が指定できるため
にいろいろなＤＲＡＭに柔軟に対応ができ、装備ができ
るようになる。
【００４２】一方、ＤＲＡＭごとに異なるメモリフレッ
シュサイクルも、同様にプログラムで指定できるように
してある。しかもプログラムの最初に１回指定しておく
だけで、あとはＣＰＵが自動的にリフレッシュするか
ら、この点に関する懸念も解消されている。
シュサイクルも、同様にプログラムで指定できるように
してある。しかもプログラムの最初に１回指定しておく
だけで、あとはＣＰＵが自動的にリフレッシュするか
ら、この点に関する懸念も解消されている。
【００４３】
【図１】デコード用ＩＣによるアドレシングの概念図で
ある。
ある。
【図２】本発明のＣＰＵのブロック図である。
【図３】本発明のＣＰＵのメモリポートマップの一例で
ある。
ある。
【図４】ＤＲＡＭの形式によるメモリ構成を示す図であ
る。
る。
【図５】ＭＣＵ内のメモリ設定レジスタの位置を説明図
である。
である。
【図６】リフレッシュタイムのアーキテクチャの説明図
である。
である。
【図７】６４Ｋ×１６ＤＲＡＭのメモリマップとアドレ
スビットの内容を示す図である。
スビットの内容を示す図である。
【図８】１２８Ｋ×８ＤＲＡＭのメモリマップとアドレ
スビットの内容を示す図である。
スビットの内容を示す図である。
【図９】本発明のメモリコントロールユニットを使用し
た画像音声処理装置のブッロク図である。
た画像音声処理装置のブッロク図である。
【手続補正書】
【提出日】平成４年１１月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】次にリフレッシュサイクルについて説明す
る。メモリがある一定期間アクセスされないとメモリ内
のデータが消えてしまう。そこである一定期間アクセス
されない場合、メモリに対してリフレッシュ（電流を流
してメモリの活性化）させる必要がある。
る。メモリがある一定期間アクセスされないとメモリ内
のデータが消えてしまう。そこである一定期間アクセス
されない場合、メモリに対してリフレッシュ（電流を流
してメモリの活性化）させる必要がある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】メモリポート上のＤＲＡＭが規格通りにリ
フレッシュされるように保証すためには、リフレッシュ
レジスタには、メモリリフレッシュサイクルの周期を制
御する数字がロードされなければならない。
フレッシュされるように保証すためには、リフレッシュ
レジスタには、メモリリフレッシュサイクルの周期を制
御する数字がロードされなければならない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】この値をリフレッシュタイマレジスタに設
定しておけば、タイマカウンタの計数が終了するたび
に、タイマカウンタはリフレッシュレジスタの内容で初
期化され、計数が続けられる。
定しておけば、タイマカウンタの計数が終了するたび
に、タイマカウンタはリフレッシュレジスタの内容で初
期化され、計数が続けられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】一方、ＤＲＡＭごとに異なるメモリリフレ
ッシュサイクルも、同様にプログラムで指定できるよう
にしてある。しかもプログラムの最初に１回指定してお
くだけで、あとはＣＰＵが自動的にリフレッシュするか
ら、この点に関する懸念も解消されている。
ッシュサイクルも、同様にプログラムで指定できるよう
にしてある。しかもプログラムの最初に１回指定してお
くだけで、あとはＣＰＵが自動的にリフレッシュするか
ら、この点に関する懸念も解消されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】デコード用ＩＣによるアドレシングの概念図で
ある。
ある。
【図２】本発明のＣＰＵのブロック図である。
【図３】本発明のＣＰＵのメモリポートマップの一例で
ある。
ある。
【図４】ＤＲＡＭの形式によるメモリ構成を示す図であ
る。
る。
【図５】ＭＣＵ内のメモリ設定レジスタの位置を説明図
である。
である。
【図６】リフレッシュタイムのアーキテクチャの説明図
である。
である。
【図７】６４Ｋ×１６ＤＲＡＭのメモリマップとアドレ
スビットの内容を示す図である。
スビットの内容を示す図である。
【図８】１２８Ｋ×８ＤＲＡＭのメモリマップとアドレ
スビットの内容を示す図である。
スビットの内容を示す図である。
【図９】本発明のメモリコントロールユニットを使用し
た画像音声処理装置のブロック図である。
た画像音声処理装置のブロック図である。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (1)
- 【請求項１】 複数のＤＲＡＭコンフィグレーションを
使用する情報処理装置のメモリコントロールユニットに
おいて、ＤＲＡＭのメモリ構成とリフレッシュタイマの
設定用レジスタを備えたことを特徴とするメモリコント
ローラユニット。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4284984A JPH06180986A (ja) | 1992-10-01 | 1992-10-01 | メモリコントローラユニット |
| TW085200112U TW390446U (en) | 1992-10-01 | 1993-09-08 | Information processing system |
| DE69322051T DE69322051T2 (de) | 1992-10-01 | 1993-09-29 | Wartezustandsteuerung auf einem Informationverarbeitungssystembus |
| EP93307737A EP0590967B1 (en) | 1992-10-01 | 1993-09-29 | Wait-state control in an information processing system bus |
| CA002107437A CA2107437A1 (en) | 1992-10-01 | 1993-09-30 | Information processing system |
| US08/971,405 US5822753A (en) | 1992-10-01 | 1997-11-17 | Information processing system with a memory control unit for refreshing a memory |
| US09/084,385 US6065132A (en) | 1992-10-01 | 1998-05-27 | Information processing system having a CPU for controlling access timings of separate memory and I/O buses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4284984A JPH06180986A (ja) | 1992-10-01 | 1992-10-01 | メモリコントローラユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06180986A true JPH06180986A (ja) | 1994-06-28 |
Family
ID=17685632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4284984A Pending JPH06180986A (ja) | 1992-10-01 | 1992-10-01 | メモリコントローラユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06180986A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149567A (ja) * | 2003-11-12 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2013257920A (ja) * | 2012-06-11 | 2013-12-26 | Renesas Electronics Corp | メモリコントローラ、揮発性メモリの制御方法及びメモリ制御システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6278640A (ja) * | 1985-10-02 | 1987-04-10 | Mitsubishi Electric Corp | 主記憶制御装置 |
| JPS6428754A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Recognizing and controlling system for memory constitution |
| JPH01173492A (ja) * | 1987-12-28 | 1989-07-10 | Nec Corp | Ｄｒａｍのリフレッシュ方式 |
-
1992
- 1992-10-01 JP JP4284984A patent/JPH06180986A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6278640A (ja) * | 1985-10-02 | 1987-04-10 | Mitsubishi Electric Corp | 主記憶制御装置 |
| JPS6428754A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Recognizing and controlling system for memory constitution |
| JPH01173492A (ja) * | 1987-12-28 | 1989-07-10 | Nec Corp | Ｄｒａｍのリフレッシュ方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149567A (ja) * | 2003-11-12 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2013257920A (ja) * | 2012-06-11 | 2013-12-26 | Renesas Electronics Corp | メモリコントローラ、揮発性メモリの制御方法及びメモリ制御システム |
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