JPH06177394A - Ｍｏｓ型不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】浮遊ゲート電極を有し、拡散層配線をビット線
とするＭＯＳ型不揮発性半導体記憶装置に於いて、ビッ
ト線の接合容量及びビット線の抵抗値を低減し、装置の
動作速度の向上を実現する。 【構成】ビット線となるＮ型多結晶シリコン膜３ｉ，３
ｊ，…及び浮遊ゲート電極６を有するメモリトランジス
タが酸化シリコン膜２ａ上に在り、ビット線同士がメモ
リトランジスタのチャネル部（４）以外では完全に分離
されている為に、ビット線に付加する接合容量は無く、
接合耐圧の低下が無い為に、ビット線となる半導体配線
の不純物濃度を高くし、半導体配線の抵抗値を低くする
事が出来る。以上示した様に、ビット線の容量値及び抵
抗値を小さくする事が出来るので、装置の動作速度の向
上が実現出来る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳ型不揮発性半導体
記憶装置に関し、特に浮遊ゲート電極を有するＭＯＳ型
不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の大容量化には目ざまし
いものがあるが、現在では加工精度により制限を受け、
加工精度の向上が無ければ大容量化が困難な状況になっ
ている。この問題を解決する為に考え出された手法の１
つが、ビット線を拡散層により形成し、このビット線を
メモリトランジスタのソース及びドレイン拡散層とする
事によりビット線とメモリトランジスタの接続孔を不要
にしたものである。この従来例について図面を参照して
説明する。

【０００３】この従来例は図１７，図１８，図１９およ
び図２０に示すように、フィールド絶縁膜２およびチャ
ネルストッパ１３で区画された活性領域の表面を第１の
ゲート絶縁膜５，浮遊ゲート電極６，第２のゲート絶縁
膜７および制御ゲート電極の順次に覆い、Ｎ型拡散層４
Ａ，４Ｂを一対のソース・ドレイン領域とするメモリト
ランジスタをマトリクス状に配置し、各メモリトランジ
スタの制御ゲート電極を行方向に接続したワード線１０
ｌ，１０ｍ，…と、Ｎ型拡散層４Ａ，…をそれぞれ列方
向に接続し、電極配線１２ｉ，…と相俟って構成された
ビット線とを有している。いま、図２０のＴＲ１に情報
を書込む場合には、ワード線１０ｌに高電圧、例えば１
２Ｖ程度を印加し、ビット線（４Ｂ）に電源電圧を例え
ば５Ｖ程度を印加し、ビット線（４Ａ）を接地し、ホッ
トエレクトロンを発生させ、このホットエレクトロンを
ＴＲ１の浮遊ゲート電極６へ注入する。ＴＲ１の情報を
読み出すには、ワード線１０ｌに電源電圧、例えば５Ｖ
程度を印加し、ビット線（４Ａ）を接地し、ＴＲ１に電
流が流れるかどうかを検知する。情報の消去は紫外線を
照射する事により一括で行なうか又は、ワード線１０
ｌ，１０ｍ，…を接地しビット線（４Ａ）に高電圧、例
えば１２Ｖを印加する事により部分的に行なう。

【０００４】この従来例では、図１７，図１８に明らか
な様に、ビット線（４Ａ），（４Ｂ）がメモリトランジ
スタのソース・ドレイン拡散層を形成している為に、ビ
ット線とソース・ドレイン拡散層を接続する接続孔が不
要となり、接続孔の領域分だけ縮小化が可能となる。

【０００５】

【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置では、ビット線となるＮ型拡散層４Ａ及び
４Ｂ間の漏れ電流を減少させる為に、Ｐ型のシリコン基
板１と同じ導電型の不純物を拡散したチャネルストッパ
１３をＮ型拡散層４Ａ及び４Ｂに接して設ける必要があ
る。この為、ビット線となるＮ型拡散層４Ａ及び４Ｂに
付加される容量値が大きくなり、またＮ型拡散層４Ａ及
び４Ｂの接合耐圧を維持する為にＮ型拡散層４Ａ及び４
Ｂの不純物濃度を低くする必要があるので抵抗値も大き
くなり、装置の動作速度が遅くなると云う欠点があっ
た。

【０００６】

【課題を解決するための手段】本発明のＭＯＳ型不揮発
性半導体記憶装置は、絶縁基板の表面を選択的に被覆し
て並行配置された導電膜からなる（Ｍ＋１）本のビット
線と、前記ビット線と層間絶縁膜を介して交差する方向
に並行配置されたＮ本のワード線と、相隣る２つの前記
ビット線に接触してこれらに挟まれた前記絶縁基板の表
面を覆い前記ビット線と接触する両端部で第１導電型で
前記両端部の第１導電型領域で挟まれた領域で第２導電
型の半導体膜、前記半導体膜の第２導電型領域を第１の
ゲート絶縁膜を介して覆う浮遊ゲート電極および前記浮
遊ゲート電極を第２のゲート絶縁膜を介して覆う制御ゲ
ート電極を有し、前記制御ゲート電極が前記ワード線の
一つに接続されたＭ×Ｎ個のメモリトランジスタとを有
するセルアレーを含んでいる。

【０００７】また、本発明のＭＯＳ型不揮発性半導体記
憶装置の一実施態様は、前述のセルアレーをユニットア
レーとして複数個有し、ビット線の支線である前記ユニ
ットアレーのビット線に対応して並行配置された（Ｍ＋
１）本のビット線の幹線と、ｋを（Ｍ＋１≧ｋ≧１）な
る整数としてｋ列目の前記ビット線の支線の一端および
他端をそれぞれｋ列目の前記ビット線の幹線に連結する
第１のセレクト・トランジスタおよび第２のセレクト・
トランジスタと、（Ｍ＋１）個の前記第１のセレクト・
トランジスタのゲート電極に接続される第１のセレクト
線と、（Ｍ＋１）個の前記第２のセレクト・トランジス
タのゲート電極に接続される第２のセレクト線とを含む
ブロックを複数有している。

【０００８】さらにまた、本発明のＭＯＳ型不揮発性半
導体記憶装置の他の実施態様は、Ｍを２Ｌなる偶数とし
て２Ｌ×Ｎ個のメモリトランジスタを含む前述のセルア
レーをユニットアレーして複数個有し、ビット数の支線
である前記ユニットアレーのビット線の１本おきに対応
して並行配置された（Ｌ＋１）本のビット線の幹線と、
前記各ビット線の支線の一端をそれぞれいずれか一つの
前記ビット線の幹線に連結する（２Ｌ＋１）個の第１の
セレクト・トランジスタと、前記各ビット線の支線の他
端をそれぞれいずれか一つの前記ビット線の幹線に連結
する（２Ｌ＋１）個の第２のセレクト・トランジスタと
を含むブロックを複数有し、ｋをＬ＋１≧ｋ≧１なる整
数として、（２ｋ−１）列目の前記ビット線の支線の一
端および他端はそれぞれｋ列目の前記ビット線の幹線に
連結され、２ｋ列目の前記ビット線の支線一端および他
端はそれぞれ（ｋ＋１）列目の前記ビット線の幹線およ
びｋ列目の前記ビット線の幹線に連結されているという
ものである。

【０００９】

【実施例】次に本発明について図面を参照して説明す
る。

【００１０】図１は本発明の第１の実施例を示す半導体
チップの平面図、図２（ａ），図２（ｂ），図３（ｃ）
および図３（ｄ）はそれぞれ図１のＡ−Ａ線，Ｂ−Ｂ
線，Ｃ−Ｃ線およびＤ−Ｄ線に沿った断面図である。ま
た、図４（ａ）〜（ｄ），図５（ａ）〜（ｃ）は本発明
の第１の実施例の製造方法の説明のための工程順断面図
である。

【００１１】この第１の実施例についてその製造工程に
沿って説明する。まず、図４（ａ）に示すように、シリ
コン基板１の表面に厚さ０．５〜１ミクロン程度の酸化
シリコン膜２ａを形成した絶縁基板を用意する。次に、
不純物としてリンを含有した厚さ２００〜４００ナノメ
ータの多結晶シリコン膜を全面に堆積し、フォトレジス
ト膜２０をマスクとしてパターニングし幅１００ナノメ
ータのＮ型多結晶シリコン膜３ｉ，３ｊ，…をビット線
として形成する。次に、図４（ｂ）に示すように、全面
に半導体膜４として例えばＰ型多結晶シリコン膜を３０
〜２００ナノメータの厚さに形成し、第１のゲート絶縁
膜５として熱酸化法により酸化シリコン膜を厚さ５〜３
０ナノメータの厚さに形成する。続いて、図４（ｃ）に
示すように、浮遊ゲート電極を形成するため、厚さ１０
０〜２００ナノメータの多結晶シリコン膜６ａを全面に
堆積し、第２のゲート絶縁膜を形成するため、化学気相
成長法による酸化シリコン膜７ａを厚さ５〜２０ナノメ
ータ程度形成し、化学気相成長法による窒化シリコン膜
７ｂを厚さ５〜２０ナノメータ形成する。

【００１２】次に、図４（ｄ）に示すように、相隣るＮ
型多結晶シリコン膜３ｉ，３ｊ，…間にまたがる所定の
領域に形成したフォトレジスト膜２１をマスクにして、
窒化シリコン膜７ｂ，酸化シリコン膜７ａ，多結晶シリ
コン膜６ａ，第１のゲート絶縁膜５，半導体層４を順次
エッチング除去することによって、相隣る２つのＮ型多
結晶シリコン膜３ｉ，３ｊ等で挟まれた領域とその近傍
にまたがってストライプ状の多結晶シリコン膜６ｂ等を
形成する。次に、７００℃〜９００℃の熱酸化により、
図５（ａ）に示すように、厚さ５０〜１００ナノメータ
程度の酸化シリコン膜９を形成する。この時に同時に、
Ｎ型多結晶シリコン膜３ｉ，…から半導体層４の一部に
リンが拡散され、Ｎ型拡散層４Ａａ及び４Ｂｂが形成さ
れる。続いて、制御ゲート電極を形成するため、不純物
としてリンを含有する多結晶シリコン膜１０ａを厚さ２
００〜４００ナノメータ堆積し、図５（ｂ）に示すよう
に、所定の領域に形成したフォトレジスト膜２２をマス
クにして、多結晶シリコン膜１０ａをエッチングするこ
とによってビット線であるＮ型多結晶シリコン膜３ｉ，
…と直交する方向に、制御ゲート電極１０ｌ，１０ｍ，
…（ワード線を兼ねている）を形成し、更に制御ゲート
電極１０ｌ，１０ｍ，…に覆われていない部分の窒化シ
リコン膜７ｂないし半導体層４，Ｎ型拡散層４Ａａ及び
４Ｂｂを順次エッチングする。この段階で浮遊ゲート電
極６を有するメモリトランジスタができ上る。続いて図
５（ｃ），図１，図２，図３に示すように、層間絶縁膜
１１を堆積し、例えばワード線（１０ｌ，…）３２本お
きにビット線（３ｉ，…）に達する図示しないコンタク
ト孔を形成し、電極配線１２ｉ，…を形成し半導体記憶
装置とする。電極配線１２ｉ，…と相俟ってビット線と
なるＮ型多結晶シリコン膜３ｉ，…がメモリトランジス
タ以外では完全に分離されているので従来の様にチャネ
ルストッパは必要がなく、この為ビット線の寄生容量値
は図６に示すように、従来例の１／１０程度に小さくで
き、抵抗値もＮ型多結晶シリコン膜の厚さをかなり自由
に設定出来るので図７に示すように従来例の１／１０程
度に小さくできる。

【００１３】次に、本発明の第２の実施例についてその
製造工程に沿って説明する。

【００１４】まず、図８（ａ）に示すようにシリコン基
板の表面に酸化シリコン膜２ａを形成した絶縁基板の表
面に半導体層４ａとして例えばＰ型多結晶シリコン膜を
３０〜２００ナノメータの厚さに形成し、マスク絶縁膜
１４として例えば化学気相成長法により酸化シリコン膜
を厚さ１００〜５００ナノメータ堆積する。次に、図８
（ｂ）に示すように、マスク絶縁膜１４をパターニング
して並行配置されたストライプ状に残し、金属層１５と
して例えばスパッタ法によりタングステン膜を厚さ１０
〜１００ナノメータ形成し、不純物、例えばリン又はヒ
素をイオン注入法によりマスク絶縁膜１４をマスクとし
てＰ型多結晶シリコン膜４ａに注入し、続いて熱処理を
例えば６００℃〜９００℃程度で行ない、不純物を活性
化すると同時に金属層１５とＰ型多結晶シリコン膜４ａ
を反応させ、図８（ｃ）に示すように、シリサイド化拡
散層４ｂＡ，４ｂＢを形成する。このとき、シリサイド
化拡散層４ｂＡ，４ｂＢとＰ型多結晶シリコン膜４ａと
の間に図示しないＮ型多結晶シリコン膜が形成されてい
る。未反応の金属層１５及びマスク酸化膜１４を除去し
た後に、図８（ｄ）に示すように、化学気相成長法によ
る酸化シリコン膜を５〜２０ナノメータ、第１のゲート
絶縁膜として形成し、多結晶シリコン膜６ａ，酸化シリ
コン膜７ａ，窒化シリコン膜７ｂを順次に形成する。

【００１５】続いて、所定の領域の窒化シリコン膜７
ｂ，酸化シリコン膜７ａ，多結晶シリコン膜６ａ，第１
のゲート絶縁膜を順次エッチング除去し、図９（ａ）に
示すように、Ｎ型多結晶シリコン膜４ａとその近傍上を
並行して走行するストライプ状の多結晶シリコン膜６ｂ
等を形成したのち、厚さ２０〜５０ナノメータの酸化シ
リコン膜９を形成する。次に、図９（ｂ）に示すように
制御ゲート電極を形成するため不純物としてリンを含有
する多結晶シリコン膜１０ａを堆積し、図９（ｃ）に示
すように、所定の領域に形成したフォトレジスト膜２２
ａをマスクにして、多結晶シリコン膜１０ａをエッチン
グすることによってシリサイド化拡散層４ｂＡ，４ｂＢ
と並行する方向に制御ゲート電極１０ｍ，…を形成し、
更に制御ゲート電極１０ｍ，…に覆われていない部分の
窒化シリコン膜７ｂないしＮ型多結晶シリコン膜４ａを
順次エッチングし、続いて、図９（ｄ）に示すように、
層間絶縁膜１１，電極配線１２を形成し半導体記憶装置
とする。

【００１６】ビット線がシリサイド化拡散層４ｂＡから
形成されているので、第１の実施例の比ベ抵抗値を小さ
くする事が出来る利点がある。

【００１７】次に、本発明の第３の実施例について説明
する。

【００１８】この実施例は、図１０に示すように、第１
の実施例または第２の実施例で説明したＭ×Ｎ個のメモ
リトランジスタＭ₁₁，…，Ｍ_NMを含むユニットアレーＵ
Ａと、ビット線の支線であるユニットアレーＵＡのビッ
ト線Ｂ₁ ，Ｂ₂ ，…，Ｂ_M+1に対応して並行配置された
（Ｍ＋１）本のビット線の幹線Ｙ₁ ，Ｙ₂ ，…Ｙ
_M+1と、ｋを（Ｍ＋１≧ｋ≧１）なる整数としてｋ列目
のビット線の支線Ｂ_k の一端および他端をそれぞれｋ列
目ビット線の幹線Ｙ_k に連結する第１のセレクト・トラ
ンジスタＴＳ_1kおよび第２のセレクト・トランジスタＴ
Ｓ_2kと、（Ｍ＋１）個の第１のセレクト・トランジスタ
ＴＳ₁₁，ＴＳ₁₂，…，ＴＳ_1,M+1 のゲート電極に接続さ
れる第１のセレクト線ＳＧ_n1と、（Ｍ＋１）個の第２の
セレクト・トランジスタＴＳ₂₁，ＴＳ₂₂，…，ＴＳ
_2,M+1 のゲート電極に接続される第２のセレクト線ＳＧ
_n2とを含むブロックを複数有している。

【００１９】次に、この実施例の動作について説明す
る。

【００２０】まず、あるユニットアレーのメモリトラン
ジスタＭ₁₁のデータを読出す時は、そのユニットアレー
が属するブロックの第１のセレクト線ＳＧ_n1及びワード
線ＣＧ_n1に電圧、例えば５Ｖを印加し、ビット線の幹線
Ｙ₁ に電圧，例えば１Ｖを印加し、ビット線の幹線Ｙ₂
を接地し、ビット線の幹線Ｙ₁ からビット線の幹線Ｙ₂
に電流が流れるかどうかを検知して行なう。次に、メモ
リトランジスタＭ₁₁にデータを書込む時は、第１のセレ
クト線ＳＧ_n1及びワード線ＣＧ_n1に電圧、例えば １２
Ｖを印加し、ビット線の幹線Ｙ₁ 電圧，例えば５Ｖを印
加し、ビット線の幹線Ｙ₂ を接地して、メモリトランジ
スタＭ₁₁の浮遊ゲート電極へ電子を注入して行なう。こ
の時に、Ｙ₁ に印加した電圧は１列目のメモリトランジ
スタＭ₁₁〜Ｍ_n1を除くメモリトランジスタには印加され
ないのでデータの変化が生じず、信頼性を高める事が出
来る。読出し時及び書込時のＹ₁ とＹ₂ の電位は逆でも
全く同じ動作となるので支障はない。

【００２１】消去については、全体を一括して消去する
場合と部分的に消去する場合があり、全体を一括して消
去する場合には全てのユニットアレーの第１のセレクト
線および第２のセレクト線に電圧，例えば１２Ｖを印加
し、全てのユニットアレーのメモリトランジスタの制御
ゲート（ワード線）に電圧、例えば−１２Ｖを印加し、
ビット線の幹線Ｙ₁ ，…，Ｙ_M+1 全てに電圧、例えば５
Ｖを印加し、メモリトランジスタの浮遊ゲート電子から
電子を注出して行なう。部分的に消去可能な最小単位は
一本のワード線に連らなるメモリトランジスタの行であ
り、あるユニットアレーのＭ₁₁を含む行を消去する場合
は、そのユニットアレーの第１のセレクト線ＳＧ_n1に電
圧、例えば１２Ｖを印加し、メモリトランジスタの制御
ゲート（ワード線ＣＧ_n1）に電圧、例えば−１２Ｖを印
加し、ビット線の幹線Ｙ₁ ，…全てに電圧、例えば５Ｖ
を印加し、メモリトランジスタＭ₁₁，Ｍ₁₂，…，Ｍ_1Mの
浮遊ゲート電極から電子を注出して行なう。以上説明し
た様に本実施例を用いれば、セレクト・トランジスタの
存在により、書込み時にビット線の幹線に印加される電
圧が所定外のメモリトランジスタには印加されないの
で、所定外のメモリトランジスタではデータの変動が全
く生じない。即ち、所定のメモリトランジスタに対して
書込み・消去の繰返しを何回行なっても、所定外のメモ
リトランジスタにはデータの変動が全く生じないので繰
返し回数に対して制限が無くなり、装置性能としては優
れたものとなる。

【００２２】図１１は図１０のＡ部の平面図、図１２
（ａ），（ｂ）はそれぞれ図１１のＣ−Ｃ線，Ｄ−Ｄ線
に沿った断面図である。図１１のＡ−Ａ線，Ｂ−Ｂ線に
そった断面図は図２（ａ），（ｂ）と同じである。

【００２３】１０Ｓはセレクト・トランジスタのゲート
電極を連結する導電膜で制御ゲート電極１０Ｍと同時に
形成される。セレクト・トランジスタの構造は、酸化シ
リコン膜７ａ，窒化シリコン膜７ｂに開孔を設けて浮遊
ゲート電極と同時に形成される多結晶シリコン膜６Ａと
導電膜１０Ｓを接続した点以外はメモリトランジスタと
同じである。

【００２４】次に本発明の第４の実施例について説明す
る。

【００２５】本実施例は、回路図的には第３の実施例と
同じであるが、セレクト・トランジスタをメモリトラン
ジスタの上部に形成したものである。

【００２６】図１３は第４の実施例における図１０のＡ
部の平面図、図１４（ａ），（ｂ）、図１５（ａ），
（ｂ）はそれぞれ図１３のＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ
線，Ｄ−Ｄ線に沿った断面図である。

【００２７】第１の実施例と同様に、層間絶縁膜１１を
形成した後に、Ｎ型多結晶シリコン膜３ｉ，３ｊに達す
るコンタクト孔Ｃ１をワード線１０Ｍの近くに設け、Ｐ
型多結晶シリコン膜３４ａを堆積し、ゲート絶縁膜３５
ａを形成し、セレクトトランジスタのゲート電極３０を
形成したのちイオン注入を行ないＮ型拡散層３４Ａａ，
３４Ｂａを形成する。続いて層間絶縁膜３１を堆積し、
コンタクト孔Ｃ２を設け電極配線１２ｉ，１２ｊを形成
する。

【００２８】本実施例では、セレクト・トランジスタが
メモリトランジスタ上に形成されている為に、占有面積
の増大が無く装置性能の向上が装置の大型化を伴なわず
に実現出来る。

【００２９】次に、本発明の第５の実施例について説明
する。

【００３０】この実施例は、図１６に示すように、第１
の実施例，第２の実施例で示した構成を有し、Ｍを２Ｌ
なる偶数として２Ｌ×Ｎ個のメモリトランジスタＭ₁₁，
…，Ｍ_N,2Lを含むユニットアレーＵＡと、ビット数の支
線であるユニットアレーＵＡのビット線Ｂ₁ ，Ｂ₂ ，
…，Ｂ_2Lの１本おきに対応して並行配置された（Ｌ＋
１）本のビット線の幹線Ｙ₁ ，…，Ｙ_L+1 と、各ビット
線の支線Ｂ₁ ，…，Ｂ_2L+1の一端をそれぞれいずれか一
つのビット線の幹線に連結する（２Ｌ＋１）個の第１の
セレクト・トランジスタＴＳ₁₁，…，Ｔ_S1,SL と、各ビ
ット線の支線の他端をそれぞれいずれか一つの前記ビッ
ト線の幹線に連結する（２Ｌ＋１）個の第２のセレクト
・トランジスタＴＳ₂₁，…，ＴＳ_2,2Lとを含むブロック
を複数有し、ｋをＬ＋１≧ｋ≧１なる整数として、（２
ｋ−１）列目のビット線Ｂ_2k-1の支線の一端および他端
はそれぞれｋ列目の前記ビット線の幹線Ｙｋに連結さ
れ、２ｋ列目のビット線の支線Ｂ_2k一端および他端はそ
れぞれ（ｋ＋１）列目のビット線の幹線Ｙ_k+1 およびｋ
列目のビット線の幹線Ｙ_k に連結されているというもの
である。

【００３１】次に、この実施例の動作について説明す
る。

【００３２】まず、あるユニットアレーのメモリトラン
ジスタＭ₁₁のデータを読み出す時は、そのユニットアレ
ーが属するブロックの第１のセレクト線ＳＧ_n1およびワ
ード線ＣＧ_n1に電圧、例えば５Ｖを印加し、ビット線Ｙ
₁ に電圧、例えば１Ｖを印加し、ビット線Ｙ₂ を接地
し、ビット線Ｙ₁ からビット線Ｙ₂ に電流が流れるかど
うかを検知して行なう。次に、メモリトランジスタＭ₁₂
のデータを読み出す時は、第２のセレクト線ＳＧ_n2およ
びワード線ＣＧ_n1に電圧、例えば５Ｖを印加し、ビット
線Ｙ₁ に電圧、例えば１Ｖを印加し、ビット線Ｙ₂ を接
地し、ビット線Ｙ₁ からビット線Ｙ₂ に電流が流れるか
どうかを検知して行なう。次にメモリトランジスタＭ₁₁
にデータを書込む時は、第１のセレクト線ＳＧ_n1および
ワード線ＣＧ_n1に電圧、例えば１２Ｖを印加し、ビット
線Ｙ₁ に電圧、例えば５Ｖを印加し、ビット線Ｙ₂ を接
地して、メモリトランジスタＭ₁₁の浮遊ゲート電極へ電
子を注入して行なう。又、メモリトランジスタＭ₁₂にデ
ータを書込む時は、第２のセレクト線ＳＧ_n2およびワー
ド線ＣＧ_n1に電圧、例えば１２Ｖを印加し、ビット線Ｙ
₁ に電圧、例えば５Ｖを印加し、ビット線Ｙ₂ を接地し
て、メモリトランジスタＭ₁₂の浮遊ゲート電極に電子を
注入して行なう。読出し時及び書込時のビット線Ｙ₁ と
Ｙ₂ の電位は逆でも全く同じ動作となるので支障はな
い。消去については第３の実施例と全く同じであるので
ここでは説明を省略する。本実施例は前述した様にビッ
ト線の数を約半分にする事が出来る為、ビット線の幅を
細く出来ない為に装置の小型化が出来ないと云う事は無
く、また、同じ装置の大きさであればビット線の幅を２
倍迄太くする事が出来るのでビット線が断線に強くなっ
て信頼性が向上し、ビット線の抵抗値が下がって動作速
度が向上すると云う利点がある。

【００３３】

【発明の効果】以上説明した様に、本発明はビット線と
なる導電膜及びＭＯＳ型不揮発性トランジスタを絶縁膜
上に形成し、ビット線間に存在するＭＯＳ型不揮発性ト
ランジスタのチャネル部以外の半導体層を全て除去する
事により、ビット線の絶縁分離が完全となり、チャネル
ストッパが不要となる為、ビット線に付加される容量値
の増大は無く耐圧維持の為の低不純物濃度化による抵抗
値の増大も無い。つまりビット線の容量値及び抵抗値を
低くする事が出来るのでＭＯＳ型不揮発性半導体記憶装
置の動作スピードの向上が実現出来る。更に、セレクト
・トランジスタを介してユニットアレーをビット線の幹
線に接続する事により選択されたユニットアレー以外の
メモリトランジスタには電圧によるストレスが加わらな
い為にデータの変動が無く、書込・消去の繰返しに対し
て信頼性の高い装置が実現出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の説明のための平面図で
ある。

【図２】図１のＡ−Ａ線断面図（図２（ａ））およびＢ
−Ｂ線断面図（図２（ｂ））である。

【図３】図１のＣ−Ｃ線断面図（図３（ａ））およびＤ
−Ｄ線断面図である。

【図４】第１の実施例の製造方法の説明のため（ａ）〜
（ｄ）に分図して示す工程順断面図である。

【図５】図４に対応する工程の次工程の説明のため
（ａ）〜（ｃ）に分図して示す工程順断面図である。

【図６】ビット線の寄生容量を従来例と第１の実施例と
比較対照して示すグラフである。

【図７】ビット線の抵抗値を従来例と第１の実施例と比
較対照して示すグラフである。

【図８】本発明の第２の実施例をその製造工程に沿って
説明するため（ａ）〜（ｄ）に分図して示す工程順断面
図である。

【図９】図８に対応する工程の次工程の説明のため
（ａ）〜（ｄ）に分図して示す工程順断面図である。

【図１０】本発明の第３の実施例を示す回路図である。

【図１１】図１０のＡ部の具体的構造を示す平面図であ
る。

【図１２】図１１のＣ−Ｃ線断面図（図１２（ａ）），
Ｄ−Ｄ線断面図（図１２（ｂ））である。

【図１３】本発明の第４の実施例を示す平面図である。

【図１４】図１３のＡ−Ａ線断面図（図１４（ａ）），
Ｂ−Ｂ線断面図（図１４（ｂ））である。

【図１５】図１３のＣ−Ｃ線断面図（図１５（ａ）），
Ｄ−Ｄ線断面図（図１５（ｂ））である。

【図１６】本発明の第５の実施例の回路図である。

【図１７】従来例を示す平面図である。

【図１８】図１７のＡ−Ａ線断面図（図１８（ａ）），
Ｂ−Ｂ線断面図（図１８（ｂ））である。

【図１９】図１７のＣ−Ｃ線断面図（図１９（ａ）），
Ｄ−Ｄ線断面図（図１９（ｂ））である。

【図２０】従来例を示す回路図である。

【符号の説明】

１ Ｐ型シリコン基板 ２ フィールド絶縁膜 ２ａ 酸化シリコン膜 ３ｉ，３ｊ Ｎ型多結晶シリコン膜 ４ 半導体層 ４ａ，３４ａ Ｐ型多結晶シリコン膜 ４Ａ，４Ｂ，４Ａａ，４Ｂａ，３４Ａａ，３４Ｂａ
Ｎ型拡散層 ４ｂＡ，４ｂＢ，５ 第１のゲート絶縁膜 ６ 浮遊ゲート電極 ６ａ，６ｂ 多結晶シリコン膜 ７ 第２のゲート絶縁膜 ７ａ 酸化シリコン膜 ７ｂ 窒化シリコン膜 ９ 酸化シリコン膜 １０ｌ，１０ｍ ワード線 １０ａ 不純物としてリンを含有する多結晶シリコン
膜 １１，３１ 層間絶縁膜 １２ｉ，１２ｊ 電極配線 １３ チャネルストッパ １４ マスク絶縁膜 １５ 金属層 ２０，２１，２２ フォトレジスト膜 Ｂ₁ ，Ｂ₂ ，… ビット線の支線 ＣＧ_n1，ＣＧ_n2 ワード線 Ｍ₁₁，Ｍ₂₂ メモリトランジスタ ＳＧ_n1，… 第１のセレクト線 ＳＧ_n2，… 第２のセレクト線 ＴＳ₁₁，ＴＳ₁₂ 第１のセレクト・トランジスタ ＴＳ₂₁，ＴＳ₂₂ 第２のセレクト・トランジスタ Ｙ₁ ，Ｙ₂ ，… ビット線の幹線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/90 Ｖ 7514−4Ｍ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 絶縁基板の表面を選択的に被覆して並行
   配置された導電膜からなる（Ｍ＋１）本のビット線と、
   前記ビット線と層間絶縁膜を介して交差する方向に並行
   配置されたＮ本のワード線と、相隣る２つの前記ビット
   線に接触してこれらに挟まれた前記絶縁基板の表面を覆
   い前記ビット線と接触する両端部で第１導電型で前記両
   端部の第１導電型領域で挟まれた領域で第２導電型の半
   導体膜、前記半導体膜の第２導電型領域を第１のゲート
   絶縁膜を介して覆う浮遊ゲート電極および前記浮遊ゲー
   ト電極を第２のゲート絶縁膜を介して覆う制御ゲート電
   極を有し、前記制御ゲート電極が前記ワード線の一つに
   接続されたＭ×Ｎ個のメモリトランジスタとを有するこ
   とを特徴とするＭＯＳ型不揮発性型半導体記憶装置。
2. 【請求項２】 前記ビット線が前記半導体膜より厚い第
   １導電型半導体膜よりなる請求項１記載のＭＯＳ型不揮
   発性半導体記憶装置。
3. 【請求項３】 前記ビット線が金属シリサイド膜を含ん
   で構成されている請求項１記載のＭＯＳ型不揮発性半導
   体記憶装置。
4. 【請求項４】 請求項１記載の構成を有し、Ｍ×Ｎ個の
   メモリトランジスタを含むユニットアレーと、ビット線
   の支線である前記ユニットアレーのビット線に対応して
   並行配置された（Ｍ＋１）本のビット線の幹線と、ｋを
   （Ｍ＋１≧ｋ≧１）なる整数としてｋ列目の前記ビット
   線の支線の一端および他端をそれぞれｋ列目の前記ビッ
   ト線の幹線に連結する第１のセレクト・トランジスタお
   よび第２のセレクト・トランジスタと、（Ｍ＋１）個の
   前記第１のセレクト・トランジスタのゲート電極に接続
   される第１のセレクト線と、（Ｍ＋１）個の前記第２の
   セレクト・トランジスタのゲート電極に接続される第２
   のセレクト線とを含むブロックを複数有していることを
   特徴とするＭＯＳ型不揮発性半導体記憶装置。
5. 【請求項５】 前記第１のセレクト・トランジスタのゲ
   ート電極および前記第２のセレクト・トランジスタのゲ
   ート電極がそれぞれメモリトランジスタと同じ構成のト
   ランジスタの制御ゲート電極を浮遊ゲート電極に短絡し
   てなる請求項４記載のＭＯＳ型不揮発性半導体記憶装
   置。
6. 【請求項６】 請求項１記載の構成を有し、Ｍを２Ｌな
   る偶数として２Ｌ×Ｎ個のメモリトランジスタを含むユ
   ニットアレーと、ビット数の支線である前記ユニットア
   レーのビット線の１本おきに対応して並行配置された
   （Ｌ＋１）本のビット線の幹線と、前記各ビット線の支
   線の一端をそれぞれいずれか一つの前記ビット線の幹線
   に連結する（２Ｌ＋１）個の第１のセレクト・トランジ
   スタと、前記各ビット線の支線の他端をそれぞれいずれ
   か一つの前記ビット線の幹線に連結する（２Ｌ＋１）個
   の第２のセレクト・トランジスタとを含むブロックを複
   数有し、ｋをＬ＋１≧ｋ≧１なる整数として、（２ｋ−
   １）列目の前記ビット線の支線の一端および他端はそれ
   ぞれｋ列目の前記ビット線の幹線に連結され、２ｋ列目
   の前記ビット線の支線一端および他端はそれぞれ（ｋ＋
   １）列目の前記ビット線の幹線およびｋ列目の前記ビッ
   ト線の幹線に連結されていることを特徴とするＭＯＳ型
   不揮発性半導体記憶装置。