JPH06168117A - データプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 ＲＩＳＣ計算ユニットを常に動作中に保つた
めのストリーマを提供する。 【構成】 このストリーマによって、ＣＰＵ４６はデー
タレジスタ５０を介してメモリ６０とインターフェース
できる。正しいアドレスのプリフェッチとポストストア
は、コンテキストレジスタ５２が定めたルールに従い、
アドレスジェネレータ５８により定められる。このアド
レスを示すインデックスは、インデックスレジスタ５４
にストアされる。データ、コンテキスト、およびインデ
ックスレジスタはストリーマ５６を形成し、ＣＰＵ４６
とデータメモリ６０との間にデータを流す。コンテキス
トレジスタ５２のルールはまた、メモリとレジスタとの
フォーマット間でデータを変換するコンバータ６２を駆
動する。ＲＩＳＣ装置の速度と柔軟性が、ＤＳＰの集中
メモリアクセスと組合わされる。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】縮小命令セットコンピュータ（ＲＩＳ
Ｃ）は、中央処理装置（ＣＰＵ）に、メモリアドレスで
はなくレジスタにデータを受取り、一時的にストアし、
出力させることによって、改良されたスループットを享
受する。レジスタは、メモリよりも、ＣＰＵに物理的に
近く置くことができ、またより速く動作する。メモリと
の相互作用で唯一許されているのは、（メモリからのレ
ジスタへのデータの）ロードおよび（レジスタからメモ
リへのデータの）ストアである。ＲＩＳＣという名のい
われは、この命令の数が大きく縮小された点にある。

【０００２】多くのアプリケーション、特にデジタル信
号処理（ＤＳＰ）は、メモリへの集中アクセスを要求す
る。ＭＡＣ（積和演算、すなわち２つの数を合わせて乗
算し、その積を第３の数に加える）等の典型的な命令
は、いくつかのメモリアクセスを要求し得る。先行技術
のＲＩＳＣ技術は、被乗数を第１のレジスタにロードし
（１クロックサイクル）、乗数を第２のレジスタにロー
ドし（第２のクロックサイクル）、その２つの数をとも
に乗じ、その積を第３のレジスタの内容に加え、その和
を第３のレジスタに戻す（第３のクロックサイクル）も
のであった。この計算すべては、メモリから単一の数を
得るのに必要であったのと同じ量の時間内で行なえる。
この不均衡が、本来のＲＩＳＣアーキテクチャの効率を
さらに向上させている。

【０００３】データがそこからロードされるべきアドレ
スが数サイクル前にわかれば、プリフェッチにより、Ｍ
ＡＣ装置を、その時間の単に３分の１にだけではなく、
常に動作中に保つことができる。長く連続するアドレス
がアクセスされるのであれば、アドレスごとにアクセス
されるか、または１アドレスおきに（または３アドレス
ごとに）しかアクセスされないか等に関わらず、最初の
アドレスを特定するのに比較的少しのサイクルしかかか
らない。しかしながら、短いアドレスの一続きを多数ア
クセスするときは、その一続きの各々を設定するのに関
わるオーバーヘッドは大変なものになり得る。複数の実
行ユニットを備えたプロセッサは、ＭＡＣ装置を常に動
作中に保てるが、しかし複数のユニット（または一層悪
く、複数のプロセッサ）はその分だけ高くなる。ＭＡＣ
以外の計算ユニットでも同様の問題を有する。この発明
は、計算ユニットを動作中に保つ問題に対するコストの
低い代替物を提供する。

【０００４】

【発明の概要】この発明は、レジスタが同一である必要
はなく、かつ一般的に同一ではないという事実を利用す
る。レジスタの中には、ＣＰＵとメモリとの間でデータ
をやりとりするために用いられるもの（「データレジス
タ」）もあり、またあるレジスタは中間結果をストアす
るために用いられ、またあるものは他の目的を有する。
この発明は、データレジスタの各々が、以下インデック
スレジスタおよびコンテキストレジスタと称する２つの
他の非データレジスタと関連されることを企図する。デ
ータレジスタ、インデックスレジスタ、およびコンテキ
ストレジスタの組は、メモリに、およびメモリからデー
タを流すため、「ストリーマ」と称される。支援ロジッ
クも含まれなくてはならない。所望であれば、望ましく
はないが、たとえばインデックスおよびコンテキスト
は、単一のレジスタ内の別々のフィールドであってもよ
いし、別々のコンテキストフィールドは、別々のレジス
タ内に位置されてもよい。ここで用いられる「レジス
タ」は、したがって「フィールド」を含む。

【０００５】ストリーマは、ＣＰＵがデータレジスタか
らデータを要求すると、３つのことが起こるように構成
される。第１に、データ（すなわちデータレジスタの内
容）がＣＰＵに与えられる。第２に、インデックス（す
なわちインデックスレジスタの内容）が用いられて、ア
ドレスを発生する。その最も単純な形態では、インデッ
クスはアドレスそのものであり、メモリに直接渡され
る。しかしながら、所望であれば、インデックスはＲＯ
Ｍまたは他のデバイスを駆動してもよく、これが今度は
アドレスをメモリに渡す。どちらの方法でも、メモリは
そのアドレスにあるデータをデータレジスタにロードす
る。このデータは、ＣＰＵが次にデータレジスタからデ
ータを要求するときに、ＣＰＵに対して一般に準備がで
きている。第３に、コンテキスト（すなわちコンテキス
トレジスタの内容）がアドレスジェネレータに渡され
る。このアドレスジェネレータは、上述のＲＯＭまたは
他の装置とは別個であり、ＲＯＭ／他の装置が全く存在
しなくても、存在しなくてはならない。アドレスジェネ
レータはまた、現在インデックスレジスタ内にあるイン
デックスを受ける。これはコンテキストおよびインデッ
クスを用いて、インデックスを更新する。

【０００６】コンテキストレジスタは、多重タスクコン
ピュータにおける「コンテキスト切換」という言い回し
から、そのように称される。コンピュータは、各々がそ
の独自のタスクを持つ、幾人かのユーザの役に立ち得
る。あるタスクを行なうのを止めて、別のものに取りか
かる時間が来れば、コンピュータはまず、すべてのレジ
スタの内容をセーブする。この内容の順序集合はコンテ
キストと称される。というのも、あるレジスタの内容
を、そのコンテキスト、すなわちコンピュータがどのタ
スクを行なっていたか、それがコードのどのラインを扱
っていたか、これまでどの中間結果を計算したか等を特
定することなく論じるのは無意味だからである。

【０００７】同様に、コンテキストレジスタにおいて、
次のインデックス（アドレス）がどのように計算される
べきかを特定することなく、インデックスレジスタの内
容を論じるのは無意味である。最も単純な状況において
は、考慮されるべき次のアドレスは、アドレスの単一の
ブロック内の、数として次のアドレスであろう。しかし
ながら、図１に、より複雑な状況が図示される。方形の
メモリ１０は、先頭アドレス１２を有し、先頭行１４が
左から右に走査されるにつれて、先頭行１４の右端に達
するまで、アドレスは増す。次のより高いアドレスは、
第２行２０の左端のアドレス１８である。サブメモリ２
２のみが走査される必要があると仮定する。それは左端
のアドレス２６および右端のアドレス２８を備えた先頭
のサブ行２４を有するが、第２サブ行３２の左端のアド
レス３０は、左端のアドレス１６および右端のアドレス
１８の様に、数としてインクリメントされたアドレスで
はない。

【０００８】さらに複雑な状況は、図２に図示されるよ
うに、２つの同心の楕円の間の環がスクリーン上に表示
され、画素の各々はメモリ内のアドレスに関連付けさ
れ、環内の点のみを取り扱うときである。この状況で
は、スクリーン上の各々の行を走査するには、各々の走
査行の点を４個も計算し、適切な点の間のアドレスのみ
にアクセスすることが必要である。上述の単純なおよび
複雑な例の両方を扱うには、かなり洗練されたアドレス
ジェネレータが要求される。

【０００９】差し当たり、特定のＣＰＵが、それに関連
するストリーマを２つしか（すなわち、データレジス
タ、インデックスレジスタ、およびコンテキストレジス
タの組を２つしか）持たないと仮定する。というのもい
かなるときにおいても、１度にアクセスされる必要のあ
るデータレジスタは２つだけだからである。ストリーマ
の各々（ストリーマＡまたはストリーマＢ）は、それに
関連するアドレスジェネレータ（ジェネレータＡまたは
ジェネレータＢ）を持たなくてはならず、これはいくつ
かのルールのうちの何らかに従ってそのインデックスレ
ジスタを更新することができ、そのルールはそのコンテ
キストレジスタによって識別される。ＣＰＵがいずれか
のデータレジスタを読出すとき、それは同時に、（ａ）
対応するアドレスジェネレータを活性化して、コンテ
キストレジスタにおいて指定されたルールに従って、イ
ンデックスレジスタ内のインデックスの変更を開始さ
せ、（ｂ） メモリに信号を送り、現在（長時間ではな
いが）インデックスレジスタで特定されているアドレス
にロードされているデータのデータレジスタへのロード
を開始させ、さらに（ｃ） コンバータを活性化し、こ
れはコンテキストレジスタで指定されたルールを用い
て、データをメモリにストアされた形から、データレジ
スタにおいて最も有用な形へと変換する。

【００１０】ＣＰＵが１度に２つのデータレジスタしか
アクセスできないなら、最大のスループットを維持する
のに、２つのアドレスジェネレータしか与える必要がな
い。よりコストを低く実現するために、単一のジェネレ
ータを共有してもよいが、性能が犠牲になるかもしれな
い。より多くの（またはより少ない）データレジスタが
同時にアクセスされるなら、より多くの（またはより少
ない）アドレスジェネレータが与えられるべきである。
ほとんどのアプリケーションにおいて、ジェネレータは
２つが最も適切である。しかしながら、ストリーマの数
は、アドレスジェネレータの数によって制限されない。
２つのアドレスジェネレータしか用いられないときでさ
え、いくつかの組の、多分１６組の、ストリーマレジス
タを与えることが好都合であり得る。

【００１１】アドレスジェネレータ（各々のデータレジ
スタにつき１つ）によって処理されている２つのデータ
レジスタの各々は、単一のコンテキストレジスタおよび
単一のインデックスレジスタを有する単一のストリーマ
の一部である。いかなるサイクルにおいても、２つのデ
ータレジスタしか読出されないので、いかなるサイクル
においても、２つのインデックスレジスタしか（２つの
コンテキストレジスタにおけるルールに従って）更新さ
れる必要がない。アドレスジェネレータは、全くメモリ
を備えないで構成され得る。したがって、アドレスジェ
ネレータの各々は、専ら関連するコンテキストレジスタ
内のコンテキストによって規定されるルールに従って、
関連するインデックスレジスタ内のインデックスを変更
する。アドレスジェネレータは、前のサイクルの間にア
クセスされるストリーマのコンテキストが効果を持たな
いように構成され得て、これは、同じストリーマが続け
て２度アクセスされたかどうか、または異なるストリー
マが連続してアクセスされたかどうかに関わらず、行な
われ得る。

【００１２】この発明のある好都合な実施例において、
物理的に同一のストリーマデータレジスタは、３つの別
個のアドレスを与えられ、ストリーマのインデックスレ
ジスタすなわちＩＲ、およびコンテキストレジスタすな
わちＣＲを用いる３つの異なる方法を特定し、ストリー
マのデータレジスタすなわちＤＲへの（またはＤＲから
の）データをアクセスする。この実施例におけるストリ
ーマは、「複数アドレスストリーマ」と称される。複数
アドレスストリーマおよび単一のアドレスストリーマ
が、同じデータプロセッサ内に混在し得る。

【００１３】第１のＤＲアドレス（またはそのビットの
いくつか）は、プリフェッチコマンドを不能化するよう
にコンテキスト（またはそのビットのいくつか）と組合
わせるように構成される。このストリーマのアドレス
は、特定のメモリアドレスにあるデータが繰返しアクセ
スされる必要があるとき、適宜アクセスされる。

【００１４】第２のＤＲアドレスがアクセスされると、
それ（またはそのビットのいくつか）は、コンテキスト
（またはそのビットのいくつか）と組合わされて、第１
の変位だけインデックスがインクリメントされるべきで
あることを示す。この第１の変位は、ＣＲの別の部分に
便宜に位置され得るが、所望であれば、その代わりに全
く別個のレジスタに位置され得る。これは、サブメモリ
内の内部（端部でない）アドレスがアクセスされている
ときに所望されるように、たとえば「１だけのインクリ
メント」というように、全く暗黙の前提としてもよい。

【００１５】第３のＤＲアドレスにアクセスすると、同
様に、アクセスされるべき第２の変位が起こる。これ
は、走査されているサブメモリの走査サブ行の右端で適
宜行なわれる。サブメモリ２２が方形であれば（図
１）、この第３の変位は一定である。これはＣＲの所定
の部分に簡単にストアされ得て、それによって走査され
るべきサブメモリの選択の際の柔軟性を与えるが、別個
のレジスタは要求しない。このような別個のレジスタ
は、たとえば図２に図示される二重楕円のサブメモリ３
４において望ましい。ＣＰＵが環の内部を走査している
間、別個のコプロセッサが、次のサブ行の左端にジャン
プするのに必要な変位を計算していてもよい。これは、
全体として見ると、メモリ１０の同じ走査行上にある
（サブ行３６、３８）かもしれないし、またはない（サ
ブ行４０、４２）かもしれない。

【００１６】データレジスタは、拡張されたデータレジ
スタに拡張され得て、本来のデータレジスタと、その左
へのデータ拡張レジスタとを含む。ＣＰＵは、半語（１
６ビット）のペアを処理でき、データは語（３２ビッ
ト）を境界としてメモリからアクセスされる。半語およ
び語のサイズにはそれぞれ１６および３２ビットが好ま
しいが、所望されれば他のサイズが用いられてもよい。
しかし、半語（ＨＷ）のペアは、奇数のＨＷアドレスに
位置されることがあり、したがって２つの語にまたがる
ことがある。ＨＷペアの単一のアクセスはしたがって、
２語のアクセスを要求することがある。しかしながら、
奇数のＨＷアドレス上のＮ個の連続するＨＷペアの一連
のアクセスは、拡張されたデータレジスタを用いて、Ｎ
＋１語のアクセスにより達成され得る。ＨＷペアのオペ
ランドの各々は、メモリアクセスｔの上位のＨＷおよび
メモリアクセスｔ＋１の下位のＨＷを用いる。

【００１７】ストリーマの初期化および更新 ストリーマの初期化は、ＩＳ命令を用いることによって
達成され、まずストリーマのインデックスおよび／また
はコンテキストレジスタの初期化を参照し、次に随意に
これらのレジスタを用いて、メモリからのオペランドに
アクセスし、拡張されたデータレジスタを初期化する。
オペランドの修飾子は、ソースオペランドが、もしあれ
ば、インデックスおよび／またはコンテキストレジスタ
の初期化の際にどのように与えられるかを示す。

【００１８】データレジスタの初期化は、ストリーマが
ソースオペランドのために用いられるべきときに、有用
である。宛先オペランドのために用いられるのに、デー
タレジスタは初期化を要求しない。

【００１９】宛先修飾子は、データレジスタが初期化さ
れるかどうかを制御し、もしされるなら、インデックス
を変更するのにどの変位を用いるかを制御する。省略値
は、非プリフェッチ宛先修飾子、ＮＰＦであり、これは
データレジスタへのメモリアクセスまたは変更なしに命
令を完了する。プリフェッチ修飾子、ＰＦとは、インデ
ックスレジスタへのさらなる変更なしに、メモリからデ
ータレジスタにロードすることを意味する。変位１／２
を有するプリフェッチ修飾子ＰＦＤ１およびＰＦＤ２と
は、データおよびデータ拡張レジスタをメモリから初期
化し、インデックスレジスタを事後変更することを意味
する。最上位端上に拡張されるデータレジスタの組合わ
せを、データ拡張レジスタによって拡張されたデータレ
ジスタと呼ぶことが便利であろう。

【００２０】データレジスタの初期化はまた、コンテキ
ストレジスタが初期化された後のストリーマのモードに
依存し、以下に詳細に説明される。

【００２１】標準モードでのデータレジスタの初期化 標準モードでＩＳ命令を実行するとき、インデックスお
よび／またはコンテキストレジスタがソースオペランド
によって初期化された後、次のステップは新しいインデ
ックス／コンテキストの値を用いて、拡張されたデータ
レジスタを初期化することである。宛先修飾子がＮＰＦ
であれば、拡張されたデータレジスタは初期化されず、
命令は実行を完了している。修飾子がＰＦであれば、イ
ンデックスレジスタは、コンテキストレジスタによって
特定されたデータタイプの変換に従って、メモリアドレ
スとして用いられ、メモリからのデータは、データタイ
プの変換の後、データレジスタに入れられる。インデッ
クスレジスタに対して付加的な変更は行なわれず、命令
は実行を完了している。

【００２２】宛先修飾子がＰＦＤ１またはＰＦＤ２であ
れば、命令の実行は、インデックスレジスタのアドレス
がオンバウンダリであるかどうかに依存する。インデッ
クスレジスタは、コンテキストレジスタ内で特定された
データタイプの変換に依存するエレメントタイプに従っ
て、伸縮される。メモリから単一のエレメントを読出す
すべてのデータタイプの変換に関して、インデックスレ
ジスタのアドレスは常にオンバウンダリである。しか
し、半語のペアを読出す変換に関しては、エレメントの
サイズは半語であり、バイト対を読出す変換に関して
は、エレメントのサイズはバイトである。したがって、
これらの変換に関して、インデックスレジスタのアドレ
スはオンバウンダリでもオフバウンダリでもあり得る。
オンバウンダリとは、ペアの両者がメモリ内の同じ対ア
ドレスを共有するという意味であり、したがって同じメ
モリアクセスにおいてフェッチされ得る。すなわち、半
語ペアの半語の両方は、１語として合わせてアクセスさ
れ得て、バイト対のバイトの両方は、同じメモリの半語
からアクセスされ得る。オフバウンダリとは、エレメン
トの対のエレメントの両方を得るために２つのメモリア
クセスが要求されることを示唆する。

【００２３】オンバウンダリであれば、インデックスレ
ジスタはメモリからのエレメント対またはエレメントに
アクセスするためのメモリアドレスとして用いられ、こ
れはデータタイプ変換されてデータレジスタに書込まれ
る。インデックスレジスタはさらに、ＰＦＤ１またはＰ
ＦＤ２によって選択された、それぞれ変位１または変位
２で更新され、実行は完了する。

【００２４】オフバウンダリであれば、拡張されたデー
タレジスタを初期化するのに２つのメモリアクセスが要
求される。第１のアクセスに関しては、インデックスレ
ジスタは、最下位ビットを落とすことによってエレメン
ト対のアドレスに変換される。メモリからのエレメント
対は、データタイプ変換されて半語のペアを形成する。
そして最下位の半語がデータレジスタの上位の半語を占
め、最上位の半語がデータ拡張レジスタの下位の半語を
占めるように、拡張されたデータレジスタにロードされ
る。ＰＦＤ１またはＰＦＤ２によって選択された、それ
ぞれ変位１または変位２は、インデックスレジスタに加
えられる。

【００２５】次に、第２のアクセスに関しては、更新さ
れたインデックスレジスタは、最下位ビットを落とすこ
とによってエレメント対のアドレスに変換される。メモ
リからのエレメント対は、データタイプ変換されて半語
のペアを形成する。そして拡張されたデータレジスタの
第１のアクセスと同じビット位置にロードされる。一方
拡張レジスタの下位の半語はデータレジスタの下位の半
語へとシフトされる。この場合もまた、ＰＦＤ１または
ＰＦＤ２によって選択された、それぞれ変位１または変
位２がインデックスレジスタに加えられる。

【００２６】標準モードでのデータレジスタの更新 標準モードのストリーマデータレジスタがソースオペラ
ンドとして参照されるとき、データレジスタが利用可能
とされた後、次のステップが起こる。下位冗長アドレス
（Ａ）が用いられて、データレジスタを参照すれば、メ
モリアクセスは起こらず、インデックスレジスタは変更
されない。中位（Ｂ）または上位（Ｃ）冗長アドレスが
用いられれば、実行はインデックスがオンバウンダリで
あるかどうかに依存する。

【００２７】オンバウンダリであれば、インデックスレ
ジスタはメモリアドレスとして用いられて、メモリから
のエレメント対またはエレメントにアクセスし、これは
データタイプ変換されてデータレジスタに書込まれる。
インデックスレジスタは次に、中位（Ｂ）または上位
（Ｃ）冗長アドレスによって選択された、それぞれ変位
１または変位２で更新され、更新は完了する。

【００２８】オフバウンダリであれば、インデックスレ
ジスタは、最下位ビットを落とすことによってエレメン
ト対のアドレスに変換される。メモリからのエレメント
対は、データタイプ変換されて半語のペアを形成する。
さらに、最下位の半語がデータレジスタの上位の半語を
占め、かつ最上位半語がデータ拡張レジスタの下位の半
語を占めるように拡張されたデータレジスタにロードさ
れる。一方拡張レジスタの下位の半語は、データレジス
タの下位の半語にシフトされる。やはり、中位（Ｂ）ま
たは上位（Ｃ）冗長アドレスによってそれぞれ選択され
た、変位１または変位２がインデックスレジスタに加え
られる。

【００２９】標準モードストリーマデータレジスタが、
宛先オペランドとして参照されるとき、命令結果はデー
タレジスタに書込まれ、次のステップが起こる。データ
レジスタを参照するのに下位冗長アドレス（Ａ）が用い
られれば、メモリアクセスは起こらず、インデックスレ
ジスタは変更されない。他の冗長アドレスが用いられれ
ば、インデックスレジスタが宛先オペランドをストアす
るためのメモリアドレスを与えるのに用いられる後、中
位（Ｂ）または上位（Ｃ）冗長アドレスによってそれぞ
れ選択された変位１または変位２が、インデックスレジ
スタに加えられる。

【００３０】スタックモードのデータレジスタ初期化 スタックが空であれば、データレジスタの初期化は、ス
タックモードでは要求されない。したがって、ＩＳ命令
の終結時にコンテキストレジスタがスタックモードをさ
していれば、規定された唯一の宛先修飾子はＮＰＦであ
り、データレジスタが初期化されないことを意味する。
スタックが空でなければ、レジスタの内容はセーブされ
て、再ロードされなくてはならない。データレジスタ
は、その内容をセーブさせ、他のレジスタと同様に復元
させるかもしれないし、またはデータをメモリへとプッ
シュし、インデックスおよびコンテキストがストアされ
るかもしれない。これに続いて、インデックスおよびコ
ンテキストの復元、ならびにデータのポップが行なわれ
るだろう。

【００３１】スタックモードのデータレジスタの更新 スタックモードのストリーマがソースオペランドとして
参照されるとき、データレジスタが与えられ、下位の冗
長アドレス（Ａ）が用いられれば他には何も起こらな
い。別の冗長アドレスが用いられれば、データレジスタ
が与えられ、インデックスレジスタは、コンテキストレ
ジスタ内で特定されたデータタイプの変換に従ってメモ
リアドレスとして用いられ、メモリがアクセスされ、読
出されるデータはデータタイプ変換され、その結果がデ
ータレジスタに戻されて、書込まれる。さらに、インデ
ックスレジスタは、中位（Ｂ）または上位（Ｃ）冗長ア
ドレスが用いられるかどうかに依存して、それぞれ１ま
たは２だけデクリメントされる。

【００３２】ストリーマが宛先オペランドとして参照さ
れると、宛先オペランドはデータレジスタに書込まれ、
下位冗長アドレス（Ａ）が用いられれば、他には何も起
こらない。別の冗長アドレスが用いられれば、インデッ
クスレジスタは、中位（Ｂ）または上位（Ｃ）冗長アド
レスのいずれが用いられるかに依存して、それぞれ１ま
たは２だけインクリメントされる。データレジスタは、
データタイプ変換されて、更新されたインデックスレジ
スタによって特定されたメモリ位置にストアされ、宛先
オペランドはデータレジスタに書込まれる。

【００３３】 ビットフィールドモードのデータレジスタの初期化 ＩＳ命令をビットフィールドモードで実行するとき、イ
ンデックスおよび／またはコンテキストレジスタがソー
スオペランドによって初期化された後、次のステップ
は、新しいインデックス／コンテキストの値を用いて、
拡張されたデータレジスタを初期化することである。こ
のモードでは、インデックスレジスタはビットアドレス
に伸縮される。宛先修飾子がＮＰＦであれば、延長され
たデータレジスタは初期化されず、命令は実行を完了す
る。ＰＦ修飾子は、ビットフィールドのためには規定さ
れない。

【００３４】他の修飾子、ＦＰＤ１およびＦＰＤ２に関
しては、目標は、インデックスレジスタによってアドレ
スされたメモリ内のビットがデータレジスタの下位の半
語に現われるように、メモリの１または２語を延長され
たデータレジスタにロードすることである。実行は、両
方の修飾子に対して同じである。

【００３５】これは次の方法で実現される。インデック
スレジスタが、語の最下位半語内のビットを指せば（イ
ンデックスレジスタの５番目のビットはゼロである）、
１つのアクセスしか要求されない。インデックスレジス
タの下位５ビットを落とすことによって得られる語アド
レスがメモリにアクセスするために用いられて、メモリ
の内容はデータレジスタに書込まれる。次にインデック
スレジスタは整定数４８だけ増加される。

【００３６】しかしながら、インデックスレジスタが語
の最上位半語内のビットを指せば（インデックスレジス
タの５番目のビットは１である）、２つのメモリアクセ
スが要求される。第１のアクセスに関して、インデック
スレジスタの下位５ビットを落とすことによって形成さ
れる語アドレスを用いてメモリにアクセスし、メモリの
内容はデータレジスタに書込まれる。同時に、インデッ
クスレジスタは整定数１６だけ増加され、これによって
語アドレスがインクリメントされる。第２のフェッチは
この新しい語アドレスを用い、データレジスタの上位半
語をデータレジスタの下位半語にシフトした後、メモリ
から読出されたデータ語をデータレジスタの上位半語お
よびデータ拡張レジスタの下位半語に入れる。第２のア
クセスの間、整定数３２がインデックスレジスタに加え
られる。

【００３７】インデックスレジスタの５番目のビット
は、メモリからのデータが拡張レジスタの下位半語に保
持されているかどうかを示す。ビットがゼロなら、デー
タは保持されており、ビットが１なら、データレジスタ
のみがメモリからの有用なデータを有する。

【００３８】 ビットフィールドモードでのデータレジスタの更新 ビットフィールドモードでストリーマがソースオペラン
ドとして用いられると、データレジスタが与えられる。
下位冗長アドレス（Ａ）が用いられれば、それ以上のこ
とは起こらない。上位冗長アドレス（Ｃ）はビットフィ
ールドモードのためには規定されない。中位冗長アドレ
ス（Ｂ）が用いられれば、即値オペランドによって与え
られるビットフィールドの幅が、インデックスレジスタ
に加えられ、それをポインタとしてそのビットフィール
ド分だけ動かす。ポインタが半語の境界を超えなければ
（すなわち、半語アドレスビットが変わらなければ）、
それ以上のことは起こらない。しかしながら、もし超え
るなら（半語アドレスがインクリメントされたなら）、
延長されたデータレジスタは右に１６ビット位置だけシ
フトされる。さらに、ポインタが語の境界を超えれば
（すなわち、語アドレスビットが変われば）、語は、更
新される前のインデックスレジスタの語アドレスを用い
て、メモリから読出される。この語は、データレジスタ
の上位半語およびデータ拡張レジスタの下位半語にロー
ドされる。

【００３９】ソースオペランドとして、インデックスレ
ジスタはデータレジスタにおけるビットフィールドの始
点の４８ビット位置前を指す。

【００４０】宛先オペランドとして用いられると、デー
タレジスタは通常、ソースオペランドとして与えられ、
挿入するべきビットフィールドと組合わされてストリー
マデータレジスタにストアされる。下位冗長アドレス
（Ａ）が用いられれば、それ以上は何も起こらない。上
位冗長アドレス（Ｃ）は、ビットフィールドのためには
規定されない。中位冗長アドレス（Ｂ）が用いられれ
ば、即値オペランドによって与えられたビットフィール
ドの幅がインデックスレジスタに加えられ、それをポイ
ンタとしてビットフィールド分だけ動かす。ポインタが
半語の境界を超えなければ（すなわち、半語アドレスビ
ットが変わらなければ）、それ以上は何も起こらない。
しかしながら、もし超えれば（半語アドレスがインクリ
メントされれば）、データレジスタの下位半語は、更新
される前のインデックスレジスタの半語アドレスを用い
てメモリ内にストアされ、データレジスタは右に１６ビ
ット位置だけシフトされる。

【００４１】宛先オペランドとして、インデックスレジ
スタはデータがストアされるメモリ位置を指す。

【００４２】 ミクストモードでのデータレジスタの初期化 ＩＳ命令をミクストモードで実行するとき、インデック
スおよび／またはコンテキストレジスタがソースオペラ
ンドによって初期化された後、次のステップは、新しい
インデックス／コンテキストの値を用いて、拡張された
データレジスタを初期化することである。宛先修飾子が
ＮＰＦであれば、拡張されたデータレジスタは初期化さ
れず、命令は実行を完了する。ＰＦ宛先修飾子は、ミク
ストモードのためには規定されない。ＰＦＤ１およびＰ
ＦＤ２修飾子の両方とも同じく、以下に説明する拡張さ
れたデータレジスタの初期化を起こす。

【００４３】インデックスレジスタの内容はバイトアド
レスを特定する。この初期化の目標は、最終的にそのバ
イトアドレスからのメモリの内容をデータレジスタの最
下位バイトにして、メモリからの昇順バイトを、拡張さ
れたデータレジスタのより上位のバイトに格納すること
である。

【００４４】メモリからデータを得る際、語の境界に基
づく語アクセスが行なわれ、インデックスアドレスより
小さいバイトアドレスからのバイトのみが捨てられる。
インデックスレジスタより高位のアドレスからのバイト
は、拡張されたデータレジスタ内に、昇順に保持され
る。さらに、インデックスアドレスが語アドレスの最下
位バイトを指さなければ、メモリからのデータの少なく
とも４バイトが最終的には拡張されたデータレジスタ内
にあるようにするために、２つのメモリアクセスが要求
される。１または２のメモリアクセスの後、インデック
スレジスタの内容は７だけ増加されている。

【００４５】ハードウェアはこれを以下のように実現す
る。インデックスレジスタから読出されたバイトアドレ
スは、まず下位２ビットを落とすことによって語アドレ
スに変換される。この語アドレスは第１のメモリアクセ
スのために用いられて、３２ビットのデータ語がデータ
レジスタに入れられる。

【００４６】第１のアクセスの間、整定数がインデック
スレジスタに加えられる。インデックスがオンバウンダ
リであったなら、つまり２つの最下位ビットがゼロであ
ったなら、整定数は７である。７がインデックスレジス
タに加えられた後、初期化命令の実行は完了する。

【００４７】しかしながら、インデックスレジスタがオ
フバウンダリであったなら、つまり下位２ビットがゼロ
でなかったならば、インデックスは整定数３だけ増加さ
れ、第２のメモリアクセスが要求される。更新されたイ
ンデックスレジスタからのバイトアドレスは、下位２ビ
ットを落とすことによって語アドレスに変換され、語ア
ドレスは第２のメモリアクセスのために用いられる。第
２のメモリアクセスの間、整定数４がインデックスレジ
スタに加えられる。

【００４８】メモリから読出される第２の語は、データ
レジスタの内容の最上位端上に連結される。これらの２
つの語は、次に１、２または３バイトだけ右にシフトさ
れ、拡張されたデータレジスタにロードされる。最下位
端からシフトオフされたビットは失われ、最上位端にゼ
ロが満たされる。シフトされるバイトの数は、更新され
たインデックスレジスタの下位２ビットから定められ
る。２（１０）であれば、３バイトだけ右にシフトさ
れ、１（０１）であれば、２バイトだけ右にシフトさ
れ、０（００）であれば、１バイトだけ右にシフトさ
れ、３（１１）は不可能なはずである。インデックスレ
ジスタの命令の実行は、これで完了した。

【００４９】インデックスレジスタ内の下位２ビット
は、メモリからの何バイトのデータが最下位端に位置調
整されて、拡張されたデータレジスタに残っているかを
示す。もし３であれば、４バイトが残っており、もし２
であれば、５バイトが残っており、１であれば、６バイ
トが残っており、もし０であれば、７バイトが残ってい
る。

【００５０】ミクストモードでのデータレジスタの更新 ミクストモードにおけるストリーマが、ソースオペラン
ドとしてアクセスされるときは常に、以下のステップ
が、拡張されたデータレジスタを更新するために実現さ
れる。まず、データレジスタからアクセスされたバイト
数が、データレジスタのために用いられる冗長アドレス
によって定められる。下位冗長アドレス（Ａ）は１バイ
トを特定し、中位冗長アドレス（Ｂ）は２バイト（１半
語）を特定し、上位冗長アドレス（Ｃ）は４バイト（１
語）を特定する。これらのバイトがデータレジスタから
読出された後、拡張されたデータレジスタは、アクセス
されたバイト数だけ右にシフトされる。次にインデック
スレジスタは、データレジスタからアクセスされたバイ
ト数だけ増加される。もしこれによってインデックスレ
ジスタの語アドレスの部分がインクリメントすれば（す
なわち、第２のビット位置からの桁上げを引起こされれ
ば）、メモリアクセスが要求される。メモリアクセスの
ために用いられるアドレスは、更新される前のインデッ
クスレジスタの値であり、下位２ビットが落とされて、
語アドレスを形成する。メモリから読出されたデータ語
は、データレジスタの以前の内容と連結されるように、
拡張されたデータレジスタにロードされる。更新された
インデックスレジスタの下位２ビットは、メモリデータ
をどこにロードすべきかを示す。もし３（１１）であれ
ば、最下位バイトがデータレジスタの最下位バイトを占
めるように、メモリ語をロードする。もし２（１０）で
あれば、最下位バイトがデータレジスタの第２のバイト
を占めるように、メモリ語をロードする。同様に、もし
１（０１）であれば、第３のバイトを占めるべきであ
り、もし０（００）であれば、最上位バイトを占めるべ
きである。メモリからのその他すべてのバイトは、拡張
されたデータレジスタ内に、昇順に、所定の位置に置か
れる。

【００５１】ミクストモードのソースオペランドフェッ
チのための更新動作は、これで完了した。ミクストモー
ドにおけるストリーマは、宛先オペランドのためには用
いられない。

【００５２】各々のサイクルでコンテキストレジスタを
更新せず、単にＣＰＵの実行の開始時にロードすること
が好ましい。変更の代わりに、複数のアドレスを有する
単一のストリーマを用いる方がより便利であり、それに
よって変更の不利益を除去しながら、その利益が保たれ
る。たとえば、インデックスが３つの変位のうちの１つ
だけ変化され得るように、コンテキストレジスタにおけ
るコンテキストが３つの値のうちの１つを取ることが必
要であると仮定する。このインデックスの変更は、コン
テキストに１つの値だけを取らせるが、インデックスへ
の変化が、コンテキストのみではなくコンテキストとア
ドレスとの両方に依存するように、（単一の）コンテキ
ストと（複数の）アドレスとの間に相互作用を与えるこ
とによって達成され得る。たとえば、（単一の）コンテ
キストは３つの別個の変位を含み得て、インデックスに
加えられるべき変位の選択はアドレスによって行なわれ
得る。しかしながら、もし所望であれば、インデックス
レジスタとコンテキストレジスタとを両方更新するよう
にアドレスジェネレータを変更することもできる。

【００５３】上述のように、コンテキストレジスタは読
出されるべき次のアドレスを定めるためのルールを与え
るのみならず、そのアドレスにあるデータを、メモリ内
に記憶するのに最も便利なフォーマットから、データレ
ジスタ内における、ＣＰＵからのアクセスに最も便利な
フォーマットに変換するルールをも与える。したがっ
て、利用中のデータレジスタとメモリとの間のデータ経
路に適切な装置が与えられ、このような装置は利用中の
コンテキストレジスタによって駆動される。レジスタの
フォーマットがメモリのフォーマットと同じであれば、
この装置は省かれてもよい。その場合には、コンテキス
トレジスタは、アドレス生成の支援専用であり、さらに
フォーマットの変換までサポートする必要はない。

【００５４】前述の説明は、メモリからのデータを、そ
れが必要とされるときにＣＰＵに対し利用可能であるよ
うなフォーマットで、かつそのような時間に抽出する問
題を扱う。同じ装置、または類似の装置を、この逆の問
題、すなわちＣＰＵがはるか後に他のことを行なってい
るときに、適切なフォーマットでデータをメモリに挿入
することを扱うために、用いることもできる。したがっ
て、ＣＰＵはデータレジスタに書込むとき、（ａ） 対
応するアドレスジェネレータを活性化して、コンテキス
トレジスタ内で指定されたルールに従って、インデック
スレジスタ内のインデックスを変更し始めさせ、（ｂ）
メモリに信号を送って、現在（長時間ではないが）イ
ンデックスレジスタ内で特定されるアドレスに、データ
レジスタ内にストアされたデータのストアを始めさせ、
（ｃ） コンバータを活性化し、これはコンテキトレジ
スタ内で指定されたルールを用いて、データを、データ
レジスタ内でストアされたフォーマットから、メモリに
とって最も便利なフォーマットへとデータを変換するこ
とを同時に行なう。したがって、読出しサイクルのプリ
フェッチステップは、書込みサイクルの同時に行なわれ
るポストストアステップと一致する。

【００５５】コンテキストレジスタ内のコンテキスト
は、部分的にまたは完全に反射的であり得る。読出しサ
イクルの間にデータをメモリのフォーマットからレジス
タのフォーマットに変換するコンテキストがまた、書込
みサイクルの間にレジスタのフォーマットからメモリの
フォーマットにデータを変換する場合に、それは部分的
に反射的である。読出しサイクルの間にデータを正しい
メモリアドレスからプリフェッチするコンテキストがま
た、書込みサイクルの間に正しいメモリアドレスにデー
タをポストストアする場合にも、それは部分的に反射的
である。コンテキストが両方の条件を満たす場合には、
コンテキストは完全に反射的である。コンテキストが完
全に反射的でなければ、読出しストリーマとは別個であ
る書込みストリーマが用いられなくてはならない。この
選択のため、複数のストリーマがより魅力あるものとな
る。もちろん、この状況では付加的なアドレスジェネレ
ータが必要となり得る。あるいはこれに代えて、これは
好ましくはないが、コンテキストレジスタ内のコンテキ
ストを変えてもよい。

【００５６】上述の説明は、デジタル信号を処理するた
めに用いられているＲＩＳＣを表す。同等に、これはメ
モリアクセスを扱っていないときにＲＩＳＣが持つ柔軟
性を持ったＤＳＰとみなしてもよい、すなわちこれはメ
モリと疎結合されたＤＳＰとみなしてもよい。この発明
はしたがって、ＲＩＳＣ上およびＤＳＰ上で用いられる
ソフトウェアの融合であるソフトウェアを動作すること
ができる。

【００５７】

【好ましい実施例の詳細な説明】図３において、ＣＰＵ
４６はセレクタ４８および複数個のデータレジスタ５０
を駆動する。１６個のデータレジスタ（ＤＲ０ないしＤ
Ｒ１５）が図示されるが、より多いまたは少ないレジス
タが、必要に応じて用いられてもよい。セレクタ４８
は、どのデータレジスタ５０がアクセスされる（そこか
ら読出されるまたはそこに書込まれる）べきかを定め
る。ＣＰＵ４６が十分に精巧であれば、１度に２つ以上
のデータレジスタ５０が選択され得る。

【００５８】データレジスタ５０の各々は、それに関連
して、コンテキストレジスタ（ＣＲ）５２およびインデ
ックスレジスタ（ＩＲ）５４を有し、これらはあわせて
ストリーマ５６を形成する。選択されたストリーマ５６
のコンテキストレジスタ５２およびインデックスレジス
タ５４は、複数個のアドレスジェネレータ（ＡＧ）５８
のうち１つ、セレクタ４８によって定められる特定のジ
ェネレータ（または複数のジェネレータ）５８を駆動す
る。３つのジェネレータ５８（ＡＧ０ないしＡＧ２）が
図示されるが、１つまたはそれより多くが用いられても
よい。ジェネレータ５８は、そこからロードされる、ま
たはそこにストアされるべきデータメモリ６０内のアド
レスを生成し、選択されたストリーマ５６のインデック
スレジスタ５４を更新する。所望であれば、これはまた
コンテキストレジスタ５２を更新してもよいが、これは
好ましくはない。

【００５９】データメモリ６０は、選択されたデータレ
ジスタ５０に直接ロードする、またはそこからストアす
ることができるが、好ましくはない。代わりに、これは
複数個のコンバータ６２（コンバータ０ないしコンバー
タ２）の１つを駆動する（ロードしているとき）、また
はこれによって駆動される（ストアしているとき）。ア
ドレスジェネレータ５８と同様に、特定のコンバータ
（または複数のコンバータ）６２が、セレクタ４８によ
って定められる。３つのコンバータ６２が図示されてい
るが、１つまたはより多くが用いられてもよい。コンバ
ータ６２は、データメモリ６０内のデータを、メモリの
フォーマットからレジスタのフォーマットに変換する
（ロードしているとき）かまたは、選択されたデータレ
ジスタ５０内のデータを、レジスタのフォーマットから
メモリのフォーマット（ストアしているとき）に選択さ
れたコンテキストレジスタ５２によって定められたルー
ルに従って変換する。

【００６０】

【産業上の応用】この発明は、産業上利用ができ、デジ
タル信号プロセッサの集中メモリアクセスを、縮小命令
セットコンピュータの速度および柔軟性と組合わせるた
めに用いることが望まれるときに使用することができ
る。それは、個々にみた場合には、全く従来の構成要素
から作成できるし、または従来はなかったそれらの類似
物から作成することもできる。

【００６１】この発明の特定の実施例を、ある詳細にわ
たって説明してきたが、この真の精神および範囲はそれ
に制限されるのではなく、前掲の特許請求の範囲によっ
てのみ制限される。

【図面の簡単な説明】

【図１】この発明によって扱われる問題の簡単な形を示
す図である。

【図２】図１の問題のより複雑な形を示す図である。

【図３】この発明のブロック形式の図である。

【符号の説明】

４６ 中央処理装置 ４８ セレクタ ５０ データレジスタ ５２ コンテキストレジスタ ５４ インデックスレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リッキー・ダブリュ・クラーク アメリカ合衆国、92714 カリフォルニア 州、アーバイン、ディアーウッド・イース ト、18 (72)発明者 ケネス・イー・ギャリー アメリカ合衆国、92714 カリフォルニア 州、アーバイン、フレンド・コート、 17531 (72)発明者 ジョージ・エイ・ワトソン アメリカ合衆国、92635 カリフォルニア 州、フラートン、トリービュー・プレイ ス、2952 (72)発明者 ローレンス・エフ・ブランク アメリカ合衆国、92663 カリフォルニア 州、ニューポート・ビーチ、ビア・エボ リ、212

Claims (10)

【特許請求の範囲】
1. 【請求項１】 （ａ） 中央処理装置（ＣＰＵ）と、 （ｂ） データメモリと、 （ｃ） ＣＰＵからストリーマへのＲＥＡＤまたはＷＲ
   ＩＴＥ信号に応答して、アドレスジェネレータを選択
   し、データメモリにアクセスする際にストリーマを支援
   するためのセレクタと、 （ｄ） 少なくとも１つのストリーマとを含み、ストリ
   ーマの各々は、 （ｉ） ＣＰＵからのＲＥＡＤ信号に応答して、ストリ
   ーマからＣＰＵにデータを読出させ、かつＣＰＵからの
   ＷＲＩＴＥ信号に応答して、ストリーマにＣＰＵからデ
   ータを書込ませるためのデータレジスタ（ＤＲ）、 （ｉｉ） コンテキストレジスタ（ＣＲ）、および （ｉｉｉ） インデックスレジスタ（ＩＲ）を含み、 さらに （ｅ） セレクタによってストリーマを支援するように
   選択されているのに応答して、 （ｉ） 支援されるストリーマのＣＲからコンテキスト
   を、および支援されるストリーマのＩＲからインデック
   スを受取り、 （ｉｉ） コンテキストおよびインデックスから、デー
   タメモリのためのアドレスを発生し、かつ （ｉｉｉ） コンテキストおよびインデックスから、支
   援されるストリーマのＩＲのために新しいインデックス
   を生成するように構成される少なくとも１つのアドレス
   ジェネレータを含む、データプロセッサ。
2. 【請求項２】 セレクタによってストリーマを支援する
   ように選択されているのに応答して、 （ａ） 支援されるストリーマのＣＲからコンテキスト
   を受取り、 （ｂ） ＣＰＵからのＲＥＡＤ信号に応答して、 （ｉ） データメモリ内の、ストリーマを支援するアド
   レスジェネレータによって特定されるアドレスからデー
   タをロードし、 （ｉｉ） コンテキストに従って、データをメモリのフ
   ォーマットからレジスタのフォーマットに変換し、かつ （ｉｉｉ） 変換されたデータを、支援されるストリー
   マのＤＲに置き、さらに （ｃ） ＣＰＵからのＷＲＩＴＥ信号に応答して、 （ｉ） 支援されるストリーマのＤＲからデータを受取
   り、 （ｉｉ） コンテキストに従って、データをレジスタの
   フォーマットからメモリのフォーマットに変換し、かつ （ｉｉｉ） データメモリ内の、ストリーマを支援する
   アドレスジェネレータによって特定されるアドレスに、
   変換されたデータをストアするように構成される少なく
   とも１つのデータコンバータをさらに含む、請求項１に
   記載のデータプロセッサ。
3. 【請求項３】 セレクタによってストリーマを支援する
   ように選択されているのに応答して、コンテキストおよ
   びインデックスから、支援されるストリーマのＣＲのた
   めに新しいコンテキストを生成するようにさらに構成さ
   れる、請求項１に記載のデータプロセッサ。
4. 【請求項４】 （ａ） 少なくとも１つのストリーマ
   が、複数個のアドレスによってアクセスされるように構
   成され、かつ（ｂ） このようなストリーマの各々のＣ
   ＲおよびＩＲの組合わせが、このようなアドレスの各々
   と、他のそうした各アドレスとの相互作用の態様とは異
   なる態様で相互作用するように構成される、請求項１に
   記載のデータプロセッサ。
5. 【請求項５】 （ａ） このようなストリーマの各々
   が、第１、第２、および第３のアドレスによってアクセ
   スされるように構成され、 （ｂ） ＣＲおよびＩＲの組合わせが、対象アドレスと
   異なるアドレスにあるデータメモリからのいかなるロー
   ド、またはこれへのいかなるストアをも避けるような態
   様で、第１のアドレスと相互作用するように構成され、 （ｃ） ＣＲおよびＩＲの組合わせが、対象アドレスか
   ら第１のプリロードされた変位だけ異なるアドレスにあ
   るデータメモリからのロード、またはこれへのストアを
   発生するような態様で、第２のアドレスと相互作用する
   ように構成され、かつ （ｄ） ＣＲおよびＩＲの組合わせが、対象アドレスか
   ら第２のプリロードされた変位だけ異なるアドレスにあ
   るデータメモリからのロード、またはこれへのストアを
   発生するような態様で、第３のアドレスと相互作用する
   ように構成される、請求項４に記載のデータプロセッ
   サ。
6. 【請求項６】 （ａ） ＤＲの左側にデータ拡張レジス
   タ（ＤＥＲ）をさらに含み、ＤＥＲおよびＤＲはあわせ
   て拡張されたデータレジスタ（ＥＤＲ）を形成し、さら
   に （ｂ） ＥＤＲ内のビットをバレルシフトするように構
   成されるバレルシフタを含み、 ＤＲおよびＤＥＲの両方が、データメモリと交信してお
   り、ＤＲはＣＰＵと交信している、請求項１に記載のデ
   ータプロセッサ。
7. 【請求項７】 （ａ） ＤＲの下位半語からビットフィ
   ールドを読出すための手段と、 （ｂ） ビットフィールドが半語の境界を超える場合
   に、ＥＤＲを半語右にバレルシフトするための手段と、 （ｃ） ビットフィールドが語の境界を超える場合に、
   ＤＥＲの下位半語およびＤＲの上位半語からなるＥＤＲ
   の部分に、データメモリから語をロードするための手段
   と、 （ｄ） ビットフィールドが語の境界を超える場合に、
   ＥＤＲを半語右にバレルシフトするための手段とをさら
   に含む、請求項６に記載のデータプロセッサ。
8. 【請求項８】 （ａ） ＤＲの下位半語に、ＣＰＵから
   ビットフィールドを書込むための手段と、 （ｂ） ビットフィールドが半語の境界を超える場合
   に、ＥＤＲを半語左にバレルシフトするための手段と、 （ｃ） ビットフィールドが語の境界を超える場合に、
   ＥＤＲを半語左にバレルシフトするための手段と、 （ｄ） ビットフィールドが語の境界を超える場合に、
   ＤＥＲの下位半語およびＤＲの上位半語からなるＥＤＲ
   の部分から、データメモリに語をストアするための手段
   とをさらに含む、請求項６に記載のデータプロセッサ。
9. 【請求項９】 ストリーマがＣＲおよびＩＲの組合わせ
   を含み、それが、 （ａ） データメモリの増分をストリーマのＤＲにロー
   ドするように構成され、増分はある長さを有し、さらに
   （ｂ） 増分をＤＲの前の内容と連結し、かつ（ｃ）
   ＤＲの連結された内容をその長さだけＣＰＵにバレルシ
   フトするように構成される、請求項１に記載のデータプ
   ロセッサ。
10. 【請求項１０】 ストリーマがＣＲおよびＩＲの組合わ
    せを含み、それが、 （ａ） データの増分で、ストリーマのＤＲに書込むよ
    うに構成され、増分はある長さを有し、さらに（ｂ）
    増分をＤＲの前の内容と連結し、かつ（ｃ） ＤＲの連
    結された内容をその長さだけデータメモリにバレルシフ
    トするように構成される、請求項１に記載のデータプロ
    セッサ。