JPH06164937A - 画像信号処理回路 - Google Patents
画像信号処理回路Info
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- JPH06164937A JPH06164937A JP43A JP31537492A JPH06164937A JP H06164937 A JPH06164937 A JP H06164937A JP 43 A JP43 A JP 43A JP 31537492 A JP31537492 A JP 31537492A JP H06164937 A JPH06164937 A JP H06164937A
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Abstract
(57)【要約】
【構成】 ＡＤ変換器の出力値を調整するための電圧Ｖ
2 を出力するＤＡ変換器（１５）と、撮像素子から入力
される基準画像の電圧ＶOFF とＤＡ変換器（１５）の出
力電圧Ｖ2 とを加算する加算手段（１８）と、加算手段
（１８）と出力バッファ（２３）との間に設けられたキ
ャパシタ（２２）と、基準画像の電圧ＶOF F の読み込み
に同期してキャパシタ（２２）の出力バッファ（２３）
側の接続部にＤＣレベル調整用のバイアス電圧Ｖ1 を加
えるスイッチ（２１）とを備え、キャパシタ（２２）に
ついて所定時間間隔で基準画像の電圧ＶOFF およびバイ
アス電圧Ｖ1 の充電と画像信号電圧ＶINに対するカップ
リング補正を行う構成とした画像信号処理回路。 【効果】 入力した画像信号電圧のレベルシフトおよび
出力電圧の微調整が高速に行え、消費電力の少ない画像
信号処理回路を提供できる。
2 を出力するＤＡ変換器（１５）と、撮像素子から入力
される基準画像の電圧ＶOFF とＤＡ変換器（１５）の出
力電圧Ｖ2 とを加算する加算手段（１８）と、加算手段
（１８）と出力バッファ（２３）との間に設けられたキ
ャパシタ（２２）と、基準画像の電圧ＶOF F の読み込み
に同期してキャパシタ（２２）の出力バッファ（２３）
側の接続部にＤＣレベル調整用のバイアス電圧Ｖ1 を加
えるスイッチ（２１）とを備え、キャパシタ（２２）に
ついて所定時間間隔で基準画像の電圧ＶOFF およびバイ
アス電圧Ｖ1 の充電と画像信号電圧ＶINに対するカップ
リング補正を行う構成とした画像信号処理回路。 【効果】 入力した画像信号電圧のレベルシフトおよび
出力電圧の微調整が高速に行え、消費電力の少ない画像
信号処理回路を提供できる。
Description
【０００１】
【産業上の利用分野】この発明は、撮像素子として例え
ばＣＣＤ（電荷結合素子）から読み込まれた画像信号電
圧に対して、後段のＡＤ変換器の入力電圧レベルにレベ
ルシフトを行い、ＡＤ変換器の出力値の微調整を高速に
行う画像信号処理回路に関する。
ばＣＣＤ（電荷結合素子）から読み込まれた画像信号電
圧に対して、後段のＡＤ変換器の入力電圧レベルにレベ
ルシフトを行い、ＡＤ変換器の出力値の微調整を高速に
行う画像信号処理回路に関する。
【０００２】
【従来の技術】画像信号に含まれるオフセット電圧の除
去および出力電圧の微調整を行う回路としては、従来よ
り特開昭６３−２８７１６２号公報、特開昭６３−３０
１６７４号公報あるいは特開平３−１０４６０号公報に
提案されたものがある。
去および出力電圧の微調整を行う回路としては、従来よ
り特開昭６３−２８７１６２号公報、特開昭６３−３０
１６７４号公報あるいは特開平３−１０４６０号公報に
提案されたものがある。
【０００３】特開昭６３−２８７１６２号公報には、原
稿露光用の発光源に温度センサを具備し、温度と光量特
性の相関テーブルからの情報により、発光源で露光され
た原稿読取により得た入力信号の増幅率を制御する画像
読取装置が記載されている。また、特開昭６３−３０１
６７４号公報には、地肌レベル検出回路の出力を並列型
ＡＤ変換器の基準電圧として、センサ出荷時に記憶回路
にラインセンサの各ビットの受光素子の暗レベル補正デ
ータとゲイン補正データを記憶させることにより、実際
に原稿を読むときに黒レベルから白レベルまでの複数の
階調を取り扱うためのシェーディング補正を行うライン
センサの信号前処理回路が記載されている。
稿露光用の発光源に温度センサを具備し、温度と光量特
性の相関テーブルからの情報により、発光源で露光され
た原稿読取により得た入力信号の増幅率を制御する画像
読取装置が記載されている。また、特開昭６３−３０１
６７４号公報には、地肌レベル検出回路の出力を並列型
ＡＤ変換器の基準電圧として、センサ出荷時に記憶回路
にラインセンサの各ビットの受光素子の暗レベル補正デ
ータとゲイン補正データを記憶させることにより、実際
に原稿を読むときに黒レベルから白レベルまでの複数の
階調を取り扱うためのシェーディング補正を行うライン
センサの信号前処理回路が記載されている。
【０００４】さらに、特開平３−１０４６０号公報に
は、複数のミラーから伝送されてくる原稿画像の光学像
を光学レンズによって縮小して読取センサに結像させる
画像読取装置の位置調整方法において、読取センサを互
いに直交する３軸方向に沿って移動させると共にこれら
３軸まわりに回動させることにより、それぞれ６方向に
位置調整を行う読取センサの位置調整方法が記載されて
いる。
は、複数のミラーから伝送されてくる原稿画像の光学像
を光学レンズによって縮小して読取センサに結像させる
画像読取装置の位置調整方法において、読取センサを互
いに直交する３軸方向に沿って移動させると共にこれら
３軸まわりに回動させることにより、それぞれ６方向に
位置調整を行う読取センサの位置調整方法が記載されて
いる。
【０００５】図３に示すものはさらに従来例の一つであ
り、カップリング回路、およびオフセット・コントロー
ル回路の構成を示す。端子１１には画像を読み込むため
に撮像素子として例えばＣＣＤなどの光電変換素子が接
続される。端子１２に印加される信号が“Ｈ”の期間に
おいて、ＭＯＳスイッチ２１が閉じて、画像信号のＤＣ
電圧レベルを後段のＡＤ変換器３１の入力電圧レベルと
一致させるためのバイアス電圧Ｖ1 が端子１３に印加さ
れる。端子１１に接続されたＣＣＤに黒画像を読み込ま
せたときに出力されるオフセット電圧ＶOFF を、バッフ
ァ２５を介してキャパシタ２２の一端に接続すると、前
記バイアス電圧Ｖ1 との差電圧（ＶOFF−Ｖ1 ）がキャ
パシタ２２に充電される。
り、カップリング回路、およびオフセット・コントロー
ル回路の構成を示す。端子１１には画像を読み込むため
に撮像素子として例えばＣＣＤなどの光電変換素子が接
続される。端子１２に印加される信号が“Ｈ”の期間に
おいて、ＭＯＳスイッチ２１が閉じて、画像信号のＤＣ
電圧レベルを後段のＡＤ変換器３１の入力電圧レベルと
一致させるためのバイアス電圧Ｖ1 が端子１３に印加さ
れる。端子１１に接続されたＣＣＤに黒画像を読み込ま
せたときに出力されるオフセット電圧ＶOFF を、バッフ
ァ２５を介してキャパシタ２２の一端に接続すると、前
記バイアス電圧Ｖ1 との差電圧（ＶOFF−Ｖ1 ）がキャ
パシタ２２に充電される。
【０００６】次に端子１２に印加される信号が“Ｌ”の
期間において、ＭＯＳスイッチ２１を開放にして、端子
１１から画像信号電圧ＶINを入力する。該画像信号電圧
ＶINは、ＤＣレベルが前記オフセット電圧ＶOFF の信号
電圧であり、バッファ２５を介して前記キャパシタ２２
に充電された電圧（ＶOFF −Ｖ1 ）によってカップリン
グ補正される。このとき信号線２８の電圧は、（ＶIN＋
Ｖ1 −ＶOFF ）となり、ＣＣＤから読み込まれた画像信
号に含まれるオフセット電圧ＶOFF は除去される。ま
た、バイアス電圧Ｖ1 の加算により、画像信号電圧の電
圧レベルは後段のＡＤ変換器３１の入力電圧レベルとほ
ぼ一致する。加算器２７は、バッファ２６を介して加算
器２７の一端に入力される電圧（ＶIN＋Ｖ1 −ＶOFF ）
と、ＤＡ変換器１５から出力された信号線２９のオフセ
ット電圧Ｖ2 とを加算し、出力電圧（ＶIN＋Ｖ1 −Ｖ
OFF ＋Ｖ2 ）を出力する。ＤＡ変換器１５に入力される
Ｍビットのディジタル値３４は、ＡＤ変換器３１の出力
するＮビットのディジタル・コード３２を微調整するた
めにＣＰＵ３３によってフィードバックされたディジタ
ル量である。
期間において、ＭＯＳスイッチ２１を開放にして、端子
１１から画像信号電圧ＶINを入力する。該画像信号電圧
ＶINは、ＤＣレベルが前記オフセット電圧ＶOFF の信号
電圧であり、バッファ２５を介して前記キャパシタ２２
に充電された電圧（ＶOFF −Ｖ1 ）によってカップリン
グ補正される。このとき信号線２８の電圧は、（ＶIN＋
Ｖ1 −ＶOFF ）となり、ＣＣＤから読み込まれた画像信
号に含まれるオフセット電圧ＶOFF は除去される。ま
た、バイアス電圧Ｖ1 の加算により、画像信号電圧の電
圧レベルは後段のＡＤ変換器３１の入力電圧レベルとほ
ぼ一致する。加算器２７は、バッファ２６を介して加算
器２７の一端に入力される電圧（ＶIN＋Ｖ1 −ＶOFF ）
と、ＤＡ変換器１５から出力された信号線２９のオフセ
ット電圧Ｖ2 とを加算し、出力電圧（ＶIN＋Ｖ1 −Ｖ
OFF ＋Ｖ2 ）を出力する。ＤＡ変換器１５に入力される
Ｍビットのディジタル値３４は、ＡＤ変換器３１の出力
するＮビットのディジタル・コード３２を微調整するた
めにＣＰＵ３３によってフィードバックされたディジタ
ル量である。
【０００７】
【発明が解決しようとする課題】ところで、従来の回路
では入力した画像信号電圧のレベルシフトおよびＡＤ変
換器の出力値を調整するための画像信号電圧の微調整を
行う時間がそれぞれに必要であった。またこれらの処理
を行う際に、バッファ２つと加算回路、およびディジタ
ル・アナログ変換器が常に動作している必要があるため
に消費電力が増大していた。
では入力した画像信号電圧のレベルシフトおよびＡＤ変
換器の出力値を調整するための画像信号電圧の微調整を
行う時間がそれぞれに必要であった。またこれらの処理
を行う際に、バッファ２つと加算回路、およびディジタ
ル・アナログ変換器が常に動作している必要があるため
に消費電力が増大していた。
【０００８】本発明が解決すべき課題は、上記の問題を
改善し、画像信号電圧のレベルシフトおよびＡＤ変換器
の出力値を調整するための微調整に必要な時間を減少
し、消費電力の少ない画像信号処理回路を提供すること
にある。
改善し、画像信号電圧のレベルシフトおよびＡＤ変換器
の出力値を調整するための微調整に必要な時間を減少
し、消費電力の少ない画像信号処理回路を提供すること
にある。
【０００９】
【課題を解決するための手段】前記課題を解決するた
め、本発明の画像信号処理回路は、基準画像の電圧ＶOF
F とＤＡ変換器の出力電圧Ｖ2 とを加算する加算手段
と、同加算手段と出力バッファとの間に設けられたキャ
パシタと、前記基準画像の電圧ＶOFF の読み込みに同期
して同キャパシタの前記出力バッファ側の接続部にＤＣ
レベル調整用のバイアス電圧Ｖ1 を加えるスイッチとを
備え、前記キャパシタについて所定時間間隔で基準画像
の電圧ＶOFF およびバイアス電圧Ｖ1 の充電と画像信号
電圧ＶINに対するカップリング補正を行う構成としたも
のである。
め、本発明の画像信号処理回路は、基準画像の電圧ＶOF
F とＤＡ変換器の出力電圧Ｖ2 とを加算する加算手段
と、同加算手段と出力バッファとの間に設けられたキャ
パシタと、前記基準画像の電圧ＶOFF の読み込みに同期
して同キャパシタの前記出力バッファ側の接続部にＤＣ
レベル調整用のバイアス電圧Ｖ1 を加えるスイッチとを
備え、前記キャパシタについて所定時間間隔で基準画像
の電圧ＶOFF およびバイアス電圧Ｖ1 の充電と画像信号
電圧ＶINに対するカップリング補正を行う構成としたも
のである。
【００１０】
【作用】本発明によれば、入力電圧に含まれるオフセッ
ト電圧ＶOFF とＡＤ変換器の出力値を微調整するための
電圧Ｖ2 とを加算した電圧と、画像信号電圧ＶINをレベ
ルシフトするためのバイアス電圧Ｖ1 との差電圧をキャ
パシタに充電することで、入力した画像信号電圧に対し
てカップリング補正を行うので、画像信号電圧に含まれ
るオフセット電圧ＶOFF の除去と画像信号電圧ＶINのレ
ベルシフトおよび出力電圧の微調整を同時に行う。また
カップリング補正を行っている期間では、前記微調整用
の電圧Ｖ2 を出力するＤＡ変換器を止めることによって
消費電力が減少する。
ト電圧ＶOFF とＡＤ変換器の出力値を微調整するための
電圧Ｖ2 とを加算した電圧と、画像信号電圧ＶINをレベ
ルシフトするためのバイアス電圧Ｖ1 との差電圧をキャ
パシタに充電することで、入力した画像信号電圧に対し
てカップリング補正を行うので、画像信号電圧に含まれ
るオフセット電圧ＶOFF の除去と画像信号電圧ＶINのレ
ベルシフトおよび出力電圧の微調整を同時に行う。また
カップリング補正を行っている期間では、前記微調整用
の電圧Ｖ2 を出力するＤＡ変換器を止めることによって
消費電力が減少する。
【００１１】
【実施例】以下、実施例に基づいて、本発明を具体的に
説明する。
説明する。
【００１２】図１は本発明による画像信号処理回路の１
実施例である。同図において、１１は画像信号電圧印加
端子、１２はスイッチング信号印加端子、１３はレベル
シフト電圧印加端子、１５はＤＡ変換器（ディジタル・
アナログ変換器）、１６はディジタル入力端子群、１７
1 ，１７2 は抵抗器、１８は演算増幅器、１９，２０，
２１はＭＯＳスイッチ、２２はキャパシタ、２３はバッ
ファ、２４はアナログ電圧出力端子である。
実施例である。同図において、１１は画像信号電圧印加
端子、１２はスイッチング信号印加端子、１３はレベル
シフト電圧印加端子、１５はＤＡ変換器（ディジタル・
アナログ変換器）、１６はディジタル入力端子群、１７
1 ，１７2 は抵抗器、１８は演算増幅器、１９，２０，
２１はＭＯＳスイッチ、２２はキャパシタ、２３はバッ
ファ、２４はアナログ電圧出力端子である。
【００１３】この回路において、端子１２に印加される
スイッチング信号が“Ｈ”のときにキャパシタ２２が充
電される。ＤＡ変換器１５は、Ｎ本のディジタル入力端
子群１６に入力されるディジタル値に対応するアナログ
電圧Ｖ2 を出力する。前記ＤＡ変換器１５に入力される
ディジタル値は、端子２４に接続されるＡＤ変換器３１
（図３参照）から出力されるディジタル・コードを微調
整するためにフィードバックされた値である。このとき
端子１１には、ＣＣＤなどの光電変換素子に黒画像を読
み込ませたオフセット電圧ＶOFF が入力されており、４
つの抵抗器１７1 、１７2 と閉じたＭＯＳスイッチ１
９、２０および演算増幅器１８から構成される加算回路
によって、前記ＤＡ変換器１５の出力電圧Ｖ2 と前記入
力電圧に含まれるオフセット電圧ＶOFF が加算され、キ
ャパシタ２２の一方の端子に印加される。同時にスイッ
チ２１が閉じることによって、該画像信号処理回路の後
段に接続されるＡＤ変換器の入力電圧レベルに該画像信
号処理回路の出力電圧をレベルシフトするためのバイア
ス電圧Ｖ1 が、キャパシタ２２の他方の端子に端子１３
から印加され、前記加算回路の出力電圧（ＶOFF＋Ｖ2）
との差電圧（ＶOFF ＋Ｖ2 −Ｖ1 ）がキャパシタ２２に
充電される。
スイッチング信号が“Ｈ”のときにキャパシタ２２が充
電される。ＤＡ変換器１５は、Ｎ本のディジタル入力端
子群１６に入力されるディジタル値に対応するアナログ
電圧Ｖ2 を出力する。前記ＤＡ変換器１５に入力される
ディジタル値は、端子２４に接続されるＡＤ変換器３１
（図３参照）から出力されるディジタル・コードを微調
整するためにフィードバックされた値である。このとき
端子１１には、ＣＣＤなどの光電変換素子に黒画像を読
み込ませたオフセット電圧ＶOFF が入力されており、４
つの抵抗器１７1 、１７2 と閉じたＭＯＳスイッチ１
９、２０および演算増幅器１８から構成される加算回路
によって、前記ＤＡ変換器１５の出力電圧Ｖ2 と前記入
力電圧に含まれるオフセット電圧ＶOFF が加算され、キ
ャパシタ２２の一方の端子に印加される。同時にスイッ
チ２１が閉じることによって、該画像信号処理回路の後
段に接続されるＡＤ変換器の入力電圧レベルに該画像信
号処理回路の出力電圧をレベルシフトするためのバイア
ス電圧Ｖ1 が、キャパシタ２２の他方の端子に端子１３
から印加され、前記加算回路の出力電圧（ＶOFF＋Ｖ2）
との差電圧（ＶOFF ＋Ｖ2 −Ｖ1 ）がキャパシタ２２に
充電される。
【００１４】次に端子１２に印加されるスイッチング信
号が“Ｌ”のときには、ＭＯＳスイッチ１９、２１が開
放され、回路はカップリング動作をする。このときＤＡ
変換器１５の動作を停止すると同時に、出力抵抗を無限
大にすると、端子１１に入力される画像信号電圧Ｖ
INは、閉じたスイッチ２０と抵抗器１７1 および演算増
幅器１８から構成されるボルテージ・フォロワ回路を介
して、キャパシタ２２の一端に印加され、該キャパシタ
２２に充電された電圧（ＶOFF ＋Ｖ2 −Ｖ1 ）によっ
て、電圧（ＶIN＋Ｖ1 −ＶOFF −Ｖ2 ）にカップリング
補正され、バッファ２３を経由して端子２４から出力さ
れる。
号が“Ｌ”のときには、ＭＯＳスイッチ１９、２１が開
放され、回路はカップリング動作をする。このときＤＡ
変換器１５の動作を停止すると同時に、出力抵抗を無限
大にすると、端子１１に入力される画像信号電圧Ｖ
INは、閉じたスイッチ２０と抵抗器１７1 および演算増
幅器１８から構成されるボルテージ・フォロワ回路を介
して、キャパシタ２２の一端に印加され、該キャパシタ
２２に充電された電圧（ＶOFF ＋Ｖ2 −Ｖ1 ）によっ
て、電圧（ＶIN＋Ｖ1 −ＶOFF −Ｖ2 ）にカップリング
補正され、バッファ２３を経由して端子２４から出力さ
れる。
【００１５】図２は、縦軸に電圧、横軸に時間をとっ
て、図１に示す回路の動作波形を示すものである。図２
（ａ）のＶSWは図１の端子１２に印加され、カップリン
グ動作と充電動作を切り替えるスイッチング信号であ
り、図２（ｂ）のＶINは図１の端子１１に入力される画
像信号電圧である。図１の端子１１には、端子１２に印
加される信号ＶSWが“Ｈ”の時において、画像信号電圧
ＶINに含まれるオフセット電圧ＶOFF が印加される。Ｖ
1 とＶ2 は後段のＡＤ変換器とのＤＣレベルを合致させ
るためのバイアス電圧と、出力電圧を微調整するための
電圧をそれぞれ示している。図２（ｃ）に示すＶO は、
入力電圧ＶI に対するカップリング補正後に図１の端子
２４から出力される電圧（ＶIN＋Ｖ1 −ＶOFF −Ｖ2 ）
の出力波形を示している。電圧 (Ｖ1 −Ｖ2 ) は、出力
波形ＶO におけるＤＣレベル電圧である。
て、図１に示す回路の動作波形を示すものである。図２
（ａ）のＶSWは図１の端子１２に印加され、カップリン
グ動作と充電動作を切り替えるスイッチング信号であ
り、図２（ｂ）のＶINは図１の端子１１に入力される画
像信号電圧である。図１の端子１１には、端子１２に印
加される信号ＶSWが“Ｈ”の時において、画像信号電圧
ＶINに含まれるオフセット電圧ＶOFF が印加される。Ｖ
1 とＶ2 は後段のＡＤ変換器とのＤＣレベルを合致させ
るためのバイアス電圧と、出力電圧を微調整するための
電圧をそれぞれ示している。図２（ｃ）に示すＶO は、
入力電圧ＶI に対するカップリング補正後に図１の端子
２４から出力される電圧（ＶIN＋Ｖ1 −ＶOFF −Ｖ2 ）
の出力波形を示している。電圧 (Ｖ1 −Ｖ2 ) は、出力
波形ＶO におけるＤＣレベル電圧である。
【００１６】以上説明したように、このような回路構成
によって、入力した画像信号電圧のレベルシフトおよび
出力電圧の微調整が同時に行え、画像信号の高速処理が
可能となる。また、カップリング補正を行っているとき
にＤＡ変換器の動作を止めるので、電流は演算増幅器１
８とバッファ２３だけしか流れず、これにより消費電力
を減少できる。
によって、入力した画像信号電圧のレベルシフトおよび
出力電圧の微調整が同時に行え、画像信号の高速処理が
可能となる。また、カップリング補正を行っているとき
にＤＡ変換器の動作を止めるので、電流は演算増幅器１
８とバッファ２３だけしか流れず、これにより消費電力
を減少できる。
【００１７】
【発明の効果】本発明によれば、入力した画像信号電圧
のレベルシフトおよび出力電圧の微調整が高速に行え、
消費電力の少ない画像信号処理回路を提供できる。
のレベルシフトおよび出力電圧の微調整が高速に行え、
消費電力の少ない画像信号処理回路を提供できる。
【図１】 本発明による画像信号処理回路の１実施例で
ある。
ある。
【図２】 本発明による画像信号処理回路の動作を説明
するために用いた図である。
するために用いた図である。
【図３】 従来の構成による入力した画像信号電圧のレ
ベルシフトおよび出力電圧の微調整を行う画像信号処理
回路の１例である。
ベルシフトおよび出力電圧の微調整を行う画像信号処理
回路の１例である。
１１ 画像信号電圧印加端子、１２ スイッチング信号
印加端子、１３ レベルシフト電圧印加端子、１５ Ｄ
Ａ変換器、１６ ディジタル入力端子群、１７1，１７
2 抵抗器、１８ 演算増幅器、１９，２０，２１ Ｍ
ＯＳスイッチ、２２ キャパシタ、２３，２５，２６
バッファ、２４ アナログ電圧出力端子、２８，２９，
３０，３４ 信号線、２７ 加算器、３１ ＡＤ変換
器、３２ ディジタル出力端子群、３３ ＣＰＵ
印加端子、１３ レベルシフト電圧印加端子、１５ Ｄ
Ａ変換器、１６ ディジタル入力端子群、１７1，１７
2 抵抗器、１８ 演算増幅器、１９，２０，２１ Ｍ
ＯＳスイッチ、２２ キャパシタ、２３，２５，２６
バッファ、２４ アナログ電圧出力端子、２８，２９，
３０，３４ 信号線、２７ 加算器、３１ ＡＤ変換
器、３２ ディジタル出力端子群、３３ ＣＰＵ
Claims (1)
- 【請求項１】 ＡＤ変換器の出力値を調整するための電
圧Ｖ2 を出力するディジタル・アナログ変換器と、撮像
素子から入力される基準画像の電圧ＶOFF と前記ディジ
タル・アナログ変換器の出力電圧Ｖ2 とを加算する加算
手段と、同加算手段と出力バッファとの間に設けられた
キャパシタと、前記基準画像の電圧ＶOFF の読み込みに
同期して同キャパシタの前記出力バッファ側の接続部に
ＤＣレベル調整用のバイアス電圧Ｖ1 を加えるスイッチ
とを備え、前記キャパシタについて所定時間間隔で基準
画像の電圧ＶOFF およびバイアス電圧Ｖ1 の充電と画像
信号電圧ＶINに対するカップリング補正を行う構成とし
たことを特徴とする画像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164937A (ja) | 1992-11-25 | 1992-11-25 | 画像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06164937A (ja) | 1992-11-25 | 1992-11-25 | 画像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164937A true JPH06164937A (ja) | 1994-06-10 |
Family
ID=18064641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06164937A (ja) | 1992-11-25 | 1992-11-25 | 画像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164937A (ja) |
-
1992
- 1992-11-25 JP JP43A patent/JPH06164937A/ja active Pending
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