JPH06163859A - ゲートアレイ - Google Patents
ゲートアレイInfo
- Publication number
- JPH06163859A JPH06163859A JP33111992A JP33111992A JPH06163859A JP H06163859 A JPH06163859 A JP H06163859A JP 33111992 A JP33111992 A JP 33111992A JP 33111992 A JP33111992 A JP 33111992A JP H06163859 A JPH06163859 A JP H06163859A
- Authority
- JP
- Japan
- Prior art keywords
- input
- gate array
- input terminal
- circuit
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000010354 integration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲートアレイを構成する基本セルのトランジ
スタ数を減少させることによって、高集積なゲートアレ
イを構成することが可能な、２トランジスタ構成のゲー
トアレイ用基本セルを提供する。 【構成】 ２トランジスタで３入力１出力の回路を構成
し、これをゲートアレイの基本セルとする。回路は、入
力端子２１を電源につないだ場合、入力端子２２、２３
を入力に持つ２入力ＯＲ回路が構成される。さらに入力
端子２３をグランドとつないだ場合、入力端子２１、２
２を入力に持つ２入力ＡＮＤ回路が構成される。さらに
入力端子２１をグランドに、入力端子２３を電源につな
いだ場合、入力端子２２を入力に持つインバータが構成
される。このように２トランジスタで構成されたセルの
１つないし２つの入力端子に電源、グランドを結線する
ことにより３種の機能を表現できるセルを提供する。
スタ数を減少させることによって、高集積なゲートアレ
イを構成することが可能な、２トランジスタ構成のゲー
トアレイ用基本セルを提供する。 【構成】 ２トランジスタで３入力１出力の回路を構成
し、これをゲートアレイの基本セルとする。回路は、入
力端子２１を電源につないだ場合、入力端子２２、２３
を入力に持つ２入力ＯＲ回路が構成される。さらに入力
端子２３をグランドとつないだ場合、入力端子２１、２
２を入力に持つ２入力ＡＮＤ回路が構成される。さらに
入力端子２１をグランドに、入力端子２３を電源につな
いだ場合、入力端子２２を入力に持つインバータが構成
される。このように２トランジスタで構成されたセルの
１つないし２つの入力端子に電源、グランドを結線する
ことにより３種の機能を表現できるセルを提供する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスにおけ
るゲートアレイに関するものである。
るゲートアレイに関するものである。
【０００２】
【従来の技術】従来のゲートアレイは、４トランジスタ
構成の２入力ＮＡＮＤ回路を基本セルとして使用してい
た。
構成の２入力ＮＡＮＤ回路を基本セルとして使用してい
た。
【０００３】図２に従来のゲートアレイの例を示す。同
図に示すように、従来のゲートアレイに使用されていた
基本セルは、４トランジスタ構成である。この例におい
ては、入力端子４１がＰＭＯＳトランジスタ３１および
ＮＭＯＳトランジスタ３４のゲートに接続され、入力端
子４２がＰＭＯＳトランジスタ３２およびＮＭＯＳトラ
ンジスタ３３のゲートに接続されている。出力端子４３
はＰＭＯＳトランジスタ３１、３２およびＮＭＯＳトラ
ンジスタ３３のソースまたはドレインに接続されてい
る。従来はこのように基本セルを構成し、ゲートアレイ
として使用していた。
図に示すように、従来のゲートアレイに使用されていた
基本セルは、４トランジスタ構成である。この例におい
ては、入力端子４１がＰＭＯＳトランジスタ３１および
ＮＭＯＳトランジスタ３４のゲートに接続され、入力端
子４２がＰＭＯＳトランジスタ３２およびＮＭＯＳトラ
ンジスタ３３のゲートに接続されている。出力端子４３
はＰＭＯＳトランジスタ３１、３２およびＮＭＯＳトラ
ンジスタ３３のソースまたはドレインに接続されてい
る。従来はこのように基本セルを構成し、ゲートアレイ
として使用していた。
【０００４】
【発明が解決しようとする課題】上記のように従来のゲ
ートアレイに使用されていた基本セルは、４トランジス
タ構成であった。そのため集積度はその基本セルサイズ
によって決定され、より集積度の高いゲートアレイを必
要とする場合には、チップ面積を大きくしなければなら
ないという問題があった。
ートアレイに使用されていた基本セルは、４トランジス
タ構成であった。そのため集積度はその基本セルサイズ
によって決定され、より集積度の高いゲートアレイを必
要とする場合には、チップ面積を大きくしなければなら
ないという問題があった。
【０００５】本発明は上記事情に基づいてなされたもの
であり、基本セルを２トランジスタで構成することによ
り基本セルサイズの縮小を図り、高集積なゲートアレイ
を実現することを目的とする。
であり、基本セルを２トランジスタで構成することによ
り基本セルサイズの縮小を図り、高集積なゲートアレイ
を実現することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、ゲート
アレイは、２つのトランジスタのゲートを共通にして第
１の入力端子を接続するとともに、これらトランジスタ
の一方のソース及びドレインを共通にして出力端子を接
続し、前記トランジスタの他方のソース及びドレインの
夫々に、第２の入力端子及び第３の入力端子を接続し、
前記第１の入力端子、第２の入力端子及び第３の入力端
子に所定の信号を入力することにより、その信号に対応
した信号を前記出力端子に出力する。
アレイは、２つのトランジスタのゲートを共通にして第
１の入力端子を接続するとともに、これらトランジスタ
の一方のソース及びドレインを共通にして出力端子を接
続し、前記トランジスタの他方のソース及びドレインの
夫々に、第２の入力端子及び第３の入力端子を接続し、
前記第１の入力端子、第２の入力端子及び第３の入力端
子に所定の信号を入力することにより、その信号に対応
した信号を前記出力端子に出力する。
【０００７】
【作用】本発明の作用について説明する。本発明によれ
ば、２トランジスタで３入力１出力の回路を構成し、こ
れをゲートアレイの基本セルとしている。この回路は、
入力の１つないし２つを電源、グランドと接続すること
によって、インバータ、２入力ＡＮＤ、２入力ＯＲ回路
と同等の働きをする。
ば、２トランジスタで３入力１出力の回路を構成し、こ
れをゲートアレイの基本セルとしている。この回路は、
入力の１つないし２つを電源、グランドと接続すること
によって、インバータ、２入力ＡＮＤ、２入力ＯＲ回路
と同等の働きをする。
【０００８】このようにゲートアレイを構成することに
より、ゲートアレイに使用される基本セルサイズの縮小
を図り、高集積なゲートアレイを実現することができ
る。
より、ゲートアレイに使用される基本セルサイズの縮小
を図り、高集積なゲートアレイを実現することができ
る。
【０００９】
【実施例】以下に図面を参照しつつ本発明の実施例につ
いて説明する。図１は本発明の一実施例であるゲートア
レイの基本セルを示す。
いて説明する。図１は本発明の一実施例であるゲートア
レイの基本セルを示す。
【００１０】図１に示すように、ゲートアレイはＮＭＯ
Ｓトランジスタ１１およびＰＭＯＳトランジスタ１２に
より構成され、これらのトランジスタはそれぞれの一方
のソースおよびドレインを共通にして出力端子２４が接
続されている。また、ＮＭＯＳトランジスタ１１および
ＰＭＯＳトランジスタ１２のゲートを共通にして入力端
子２２が接続されている。さらに、ＮＭＯＳトランジス
タ１１およびＰＭＯＳトランジスタ１２の他方のソース
およびドレインには入力端子２１、２２が接続されてい
る。
Ｓトランジスタ１１およびＰＭＯＳトランジスタ１２に
より構成され、これらのトランジスタはそれぞれの一方
のソースおよびドレインを共通にして出力端子２４が接
続されている。また、ＮＭＯＳトランジスタ１１および
ＰＭＯＳトランジスタ１２のゲートを共通にして入力端
子２２が接続されている。さらに、ＮＭＯＳトランジス
タ１１およびＰＭＯＳトランジスタ１２の他方のソース
およびドレインには入力端子２１、２２が接続されてい
る。
【００１１】このゲートアレイは、入力端子２１を電源
につないだ場合、入力端子２２、２３を入力に持つ２入
力ＯＲ回路が構成される。また、入力端子２３をグラン
ドに接続した場合、入力端子２１、２２を入力に持つ２
入力ＡＮＤ回路が構成される。さらに入力端子２１をグ
ランドに、入力端子２３を電源につないだ場合、入力端
子２２を入力に持つインバータが構成される。このよう
に、２トランジスタで構成されたセルの１つないし２つ
の入力端子に電源、グランドを結線することにより３種
の機能を表現できるセルを実現することができる。
につないだ場合、入力端子２２、２３を入力に持つ２入
力ＯＲ回路が構成される。また、入力端子２３をグラン
ドに接続した場合、入力端子２１、２２を入力に持つ２
入力ＡＮＤ回路が構成される。さらに入力端子２１をグ
ランドに、入力端子２３を電源につないだ場合、入力端
子２２を入力に持つインバータが構成される。このよう
に、２トランジスタで構成されたセルの１つないし２つ
の入力端子に電源、グランドを結線することにより３種
の機能を表現できるセルを実現することができる。
【００１２】
【発明の効果】以上説明したように本発明によれば、入
力端子の繋ぎ換えにより、インバータ、２入力ＡＮＤ回
路、２入力ＯＲ回路と同等の働きをするような基本セル
を２トランジスタで構成することを可能にし、その結
果、従来よりも集積度の高いゲートアレイを提供するこ
とができる。
力端子の繋ぎ換えにより、インバータ、２入力ＡＮＤ回
路、２入力ＯＲ回路と同等の働きをするような基本セル
を２トランジスタで構成することを可能にし、その結
果、従来よりも集積度の高いゲートアレイを提供するこ
とができる。
【図１】本発明によるゲートアレイ用基本セルの一実施
例を示す回路図である。
例を示す回路図である。
【図２】従来使用されていたゲートアレイ用基本セルの
回路図である。
回路図である。
１１ ＮＭＯＳトランジスタ １２ ＰＭＯＳトランジスタ ２１、２２、２３ 入力端子 ２４ 出力端子 ３２、３２ ＰＭＯＳトランジスタ ３３、３４ ＮＭＯＳトランジスタ ４１、４２ 入力端子 ４３ 出力端子
Claims (1)
- 【請求項１】 ２つのトランジスタのゲートを共通にし
て第１の入力端子を接続するとともに、これらトランジ
スタの一方のソース及びドレインを共通にして出力端子
を接続し、前記トランジスタの他方のソース及びドレイ
ンの夫々に、第２の入力端子及び第３の入力端子を接続
し、前記第１の入力端子、第２の入力端子及び第３の入
力端子に所定の信号を入力することにより、その信号に
対応した信号を前記出力端子に出力することを特徴とす
るゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33111992A JPH06163859A (ja) | 1992-11-17 | 1992-11-17 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33111992A JPH06163859A (ja) | 1992-11-17 | 1992-11-17 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163859A true JPH06163859A (ja) | 1994-06-10 |
Family
ID=18240082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33111992A Withdrawn JPH06163859A (ja) | 1992-11-17 | 1992-11-17 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163859A (ja) |
-
1992
- 1992-11-17 JP JP33111992A patent/JPH06163859A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |