JPH06151640A - 半導体素子収納用パッケージ - Google Patents
半導体素子収納用パッケージInfo
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- JPH06151640A JPH06151640A JP4302765A JP30276592A JPH06151640A JP H06151640 A JPH06151640 A JP H06151640A JP 4302765 A JP4302765 A JP 4302765A JP 30276592 A JP30276592 A JP 30276592A JP H06151640 A JPH06151640 A JP H06151640A
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- Japan
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- semiconductor element
- metallized wiring
- wiring layer
- resistor
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体素子に出し入れされる電気信号にノイズ
や減衰が発生するのを有効に除去し、半導体素子を常に
安定に作動させることができる半導体素子収納用パッケ
ージを提供することにある。 【構成】半導体素子３の各電極を外部電気回路に接続す
る複数個のメタライズ配線層４を有する絶縁基体１と蓋
体２とから成り、内部に半導体素子３を収容するための
空所を有する半導体素子収納用パッケージであって、前
記メタライズ配線層４の半導体素子３の電極が接続され
る部位に抵抗体６が接続され、且つ該抵抗体６の一部表
面に金メッキ層８ａが被覆されている。
や減衰が発生するのを有効に除去し、半導体素子を常に
安定に作動させることができる半導体素子収納用パッケ
ージを提供することにある。 【構成】半導体素子３の各電極を外部電気回路に接続す
る複数個のメタライズ配線層４を有する絶縁基体１と蓋
体２とから成り、内部に半導体素子３を収容するための
空所を有する半導体素子収納用パッケージであって、前
記メタライズ配線層４の半導体素子３の電極が接続され
る部位に抵抗体６が接続され、且つ該抵抗体６の一部表
面に金メッキ層８ａが被覆されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子を収容する半
導体素子収納用パッケージの改良に関するものである。
導体素子収納用パッケージの改良に関するものである。
【０００２】
【従来技術】従来、コンピューター等の情報処理装置に
は半導体素子を半導体素子収納用パッケージ内に気密に
収容した半導体装置が実装されている。
は半導体素子を半導体素子収納用パッケージ内に気密に
収容した半導体装置が実装されている。
【０００３】かかる従来の半導体装置に使用される半導
体素子収納用パッケージは通常、図３に示すように、酸
化アルミニウム質焼結体等の電気絶縁材料から成り、そ
の上面略中央部に半導体素子を収容するための凹部21a
及び該凹部21a 周辺から外周部にかけて導出されたタン
グステン、モリブデン、マンガン等の高融点金属粉末か
ら成る複数個のメタライズ配線層22を有する絶縁基体21
と、半導体素子を外部電気回路に電気的に接続するため
に前記メタライズ配線層22に銀ロウ等のロウ材を介して
取着された外部リード端子23と、蓋体24とで構成されて
おり、絶縁基体21の凹部21a 底面に半導体素子25をガラ
ス、樹脂、ロウ材等の接着剤を介して接着固定するとと
もに半導体素子25の各電極をボンディングワイヤ26を介
してメタライズ配線層22に電気的に接続させ、しかる
後、前記絶縁基体21の上面に蓋体２４をガラス、樹脂等
の封止材を介して接合させ、絶縁基体２１と蓋体24とか
ら成る容器内部に半導体素子25を気密に封止することに
よって製品としての半導体装置となる。
体素子収納用パッケージは通常、図３に示すように、酸
化アルミニウム質焼結体等の電気絶縁材料から成り、そ
の上面略中央部に半導体素子を収容するための凹部21a
及び該凹部21a 周辺から外周部にかけて導出されたタン
グステン、モリブデン、マンガン等の高融点金属粉末か
ら成る複数個のメタライズ配線層22を有する絶縁基体21
と、半導体素子を外部電気回路に電気的に接続するため
に前記メタライズ配線層22に銀ロウ等のロウ材を介して
取着された外部リード端子23と、蓋体24とで構成されて
おり、絶縁基体21の凹部21a 底面に半導体素子25をガラ
ス、樹脂、ロウ材等の接着剤を介して接着固定するとと
もに半導体素子25の各電極をボンディングワイヤ26を介
してメタライズ配線層22に電気的に接続させ、しかる
後、前記絶縁基体21の上面に蓋体２４をガラス、樹脂等
の封止材を介して接合させ、絶縁基体２１と蓋体24とか
ら成る容器内部に半導体素子25を気密に封止することに
よって製品としての半導体装置となる。
【０００４】しかしながら、この従来の半導体素子収納
用パッケージは絶縁基体に設けたメタライズ配線層22が
タングステンやモリブデン、マンガンにより形成されて
おり、内部に収容する半導体素子25から見たメタライズ
配線層22のインピーダンスが半導体素子25の特性インピ
ーダンスに比べて低くなっていることからメタライズ配
線層22に半導体素子25の電極を接続させ、メタライズ配
線層22を介して半導体素子25に電気信号の出し入れを行
った場合、前記半導体素子25の特性インピーダンスと半
導体素子25側からみたメタライズ配線層22のインピーダ
ンスとが不整合であることに起因してメタライズ配線層
22を伝わる電気信号に反射によるノイズや減衰が発生
し、半導体素子25を正常に作動させることができないと
いう欠点を有していた。
用パッケージは絶縁基体に設けたメタライズ配線層22が
タングステンやモリブデン、マンガンにより形成されて
おり、内部に収容する半導体素子25から見たメタライズ
配線層22のインピーダンスが半導体素子25の特性インピ
ーダンスに比べて低くなっていることからメタライズ配
線層22に半導体素子25の電極を接続させ、メタライズ配
線層22を介して半導体素子25に電気信号の出し入れを行
った場合、前記半導体素子25の特性インピーダンスと半
導体素子25側からみたメタライズ配線層22のインピーダ
ンスとが不整合であることに起因してメタライズ配線層
22を伝わる電気信号に反射によるノイズや減衰が発生
し、半導体素子25を正常に作動させることができないと
いう欠点を有していた。
【０００５】特に、上記欠点はコンピューター等、情報
処理装置の高速情報処理化が進み、メタライズ配線層22
を介して半導体素子25に出し入れされる電気信号が高周
波領域のものとなるとより顕著となった。
処理装置の高速情報処理化が進み、メタライズ配線層22
を介して半導体素子25に出し入れされる電気信号が高周
波領域のものとなるとより顕著となった。
【０００６】そこで上記欠点を解消するために半導体素
子収納用パッケージの外部で、メタライズ配線層22に直
列に終端抵抗を接続し、半導体素子25側からみたメタラ
イズ配線層22のインピーダンスを半導体素子25の特性イ
ンピーダンスに整合させることが試みられている。
子収納用パッケージの外部で、メタライズ配線層22に直
列に終端抵抗を接続し、半導体素子25側からみたメタラ
イズ配線層22のインピーダンスを半導体素子25の特性イ
ンピーダンスに整合させることが試みられている。
【０００７】
【発明が解決しようとする課題】しかしながら、半導体
素子収納用パッケージの外部においてメタライズ配線層
22に終端抵抗を接続させ、メタライズ配線層のインピー
ダンスを調節した場合、メタライズ配線層22の終端抵抗
の接続された部位ではインピーダンスが半導体素子の特
性インピーダンスに整合するものの、終端抵抗が接続さ
れた部位より離れた半導体素子の各電極が直接接続され
る部位では依然としてインピーダンスが不整合であり、
半導体素子にメタライズ配線層を介して電気信号を出し
入れすると電気信号に反射によるノイズや減衰が発生
し、半導体素子を安定に作動させることができないとい
う問題を有したままであった。
素子収納用パッケージの外部においてメタライズ配線層
22に終端抵抗を接続させ、メタライズ配線層のインピー
ダンスを調節した場合、メタライズ配線層22の終端抵抗
の接続された部位ではインピーダンスが半導体素子の特
性インピーダンスに整合するものの、終端抵抗が接続さ
れた部位より離れた半導体素子の各電極が直接接続され
る部位では依然としてインピーダンスが不整合であり、
半導体素子にメタライズ配線層を介して電気信号を出し
入れすると電気信号に反射によるノイズや減衰が発生
し、半導体素子を安定に作動させることができないとい
う問題を有したままであった。
【０００８】
【発明の目的】本発明は上記欠点に鑑み案出されたもの
で、その目的は半導体素子に出し入れされる電気信号に
ノイズや減衰が発生するのを有効に除去し、半導体素子
を常に安定に作動させることができる半導体素子収納用
パッケージを提供することにある。
で、その目的は半導体素子に出し入れされる電気信号に
ノイズや減衰が発生するのを有効に除去し、半導体素子
を常に安定に作動させることができる半導体素子収納用
パッケージを提供することにある。
【０００９】
【課題を解決するための手段】本発明は半導体素子の各
電極を外部電気回路に接続する複数個のメタライズ配線
層を有する絶縁基体と蓋体とから成り、内部に半導体素
子を収容するための空所を有する半導体素子収納用パッ
ケージであって、前記メタライズ配線層の半導体素子の
電極が接続される部位に抵抗体が接続され、且つ該抵抗
体の一部表面に金メッキ層が被覆されていることを特徴
とするものである。
電極を外部電気回路に接続する複数個のメタライズ配線
層を有する絶縁基体と蓋体とから成り、内部に半導体素
子を収容するための空所を有する半導体素子収納用パッ
ケージであって、前記メタライズ配線層の半導体素子の
電極が接続される部位に抵抗体が接続され、且つ該抵抗
体の一部表面に金メッキ層が被覆されていることを特徴
とするものである。
【００１０】
【作用】本発明の半導体素子収納用パッケージによれ
ば、メタライズ配線層の半導体素子の各電極が直接接続
される領域に抵抗体を配したことから半導体素子とメタ
ライズ配線層との間のインピーダンスを完全に整合させ
ることができ、その結果、メタライズ配線層を介して半
導体素子に出し入れされる電気信号にノイズや減衰が発
生するのを有効に防止することが可能となって、半導体
素子を正常、且つ安定に作動させることができる。
ば、メタライズ配線層の半導体素子の各電極が直接接続
される領域に抵抗体を配したことから半導体素子とメタ
ライズ配線層との間のインピーダンスを完全に整合させ
ることができ、その結果、メタライズ配線層を介して半
導体素子に出し入れされる電気信号にノイズや減衰が発
生するのを有効に防止することが可能となって、半導体
素子を正常、且つ安定に作動させることができる。
【００１１】
【実施例】次に本発明を実施例に基づき詳細に説明す
る。図1 及び図2 は本発明の半導体素子収納用パッケー
ジの一実施例を示し、1 は電気絶縁材料から成る絶縁基
体であり、2 は同じく電気絶縁材料から成る蓋体であ
る。この絶縁基体1 と蓋体2 とで半導体素子を収容する
ための容器が構成される。
る。図1 及び図2 は本発明の半導体素子収納用パッケー
ジの一実施例を示し、1 は電気絶縁材料から成る絶縁基
体であり、2 は同じく電気絶縁材料から成る蓋体であ
る。この絶縁基体1 と蓋体2 とで半導体素子を収容する
ための容器が構成される。
【００１２】前記絶縁基体1 はその上面略中央部に半導
体素子3 を収容するための空所を形成する凹部1aが設け
てあり、該凹部1a底面には半導体素子3 が樹脂、ガラ
ス、ロウ材等の接着剤を介して載置固定される。
体素子3 を収容するための空所を形成する凹部1aが設け
てあり、該凹部1a底面には半導体素子3 が樹脂、ガラ
ス、ロウ材等の接着剤を介して載置固定される。
【００１３】前記絶縁基体1 は酸化アルミニウム質焼結
体、ムライト質焼結体、窒化アルミニウム質焼結体、炭
化珪素質焼結体、ガラスセラミックス焼結体等の電気絶
縁材料から成り、例えば、酸化アルミニウム質焼結体か
ら成る場合は、アルミナ(Al2 O 3 ) 、シリカ(SiO2 )
、カルシア(CaO) 、マグネシア(MgO) 等の原料粉末に
適当な有機溶剤、溶媒を添加混合して泥漿状となすとと
もにこれを従来周知のドクターブレード法やカレンダー
ロール法を採用することによってセラミックグリーンシ
ート( セラミック生シート) を形成し、しかる後、前記
セラミックグリーンシートに適当な打ち抜き加工を施す
とともに複数枚積層し、高温( 約1600℃)で焼成するこ
とによって製作される。
体、ムライト質焼結体、窒化アルミニウム質焼結体、炭
化珪素質焼結体、ガラスセラミックス焼結体等の電気絶
縁材料から成り、例えば、酸化アルミニウム質焼結体か
ら成る場合は、アルミナ(Al2 O 3 ) 、シリカ(SiO2 )
、カルシア(CaO) 、マグネシア(MgO) 等の原料粉末に
適当な有機溶剤、溶媒を添加混合して泥漿状となすとと
もにこれを従来周知のドクターブレード法やカレンダー
ロール法を採用することによってセラミックグリーンシ
ート( セラミック生シート) を形成し、しかる後、前記
セラミックグリーンシートに適当な打ち抜き加工を施す
とともに複数枚積層し、高温( 約1600℃)で焼成するこ
とによって製作される。
【００１４】また前記絶縁基体1 には凹部1a周辺部から
容器の外部にかけて導出する複数個のメタライズ配線層
4 が形成されており、該メタライズ配線層4 の凹部1a周
辺部側には半導体素子3 の各電極が接続され、また容器
の外部に導出された部位には外部電気回路と接続される
外部リード端子5 が銀ロウ等のロウ材を介し取着されて
いる。
容器の外部にかけて導出する複数個のメタライズ配線層
4 が形成されており、該メタライズ配線層4 の凹部1a周
辺部側には半導体素子3 の各電極が接続され、また容器
の外部に導出された部位には外部電気回路と接続される
外部リード端子5 が銀ロウ等のロウ材を介し取着されて
いる。
【００１５】前記メタライズ配線層4 は半導体素子3 の
各電極を外部リード端子5 に電気的に接続させる作用を
為し、タングステン、モリブデン、マンガン等の高融点
金属粉末から成り、該高融点金属粉末に適当な有機溶
剤、溶媒を添加混合して得た金属ペーストを従来周知の
スクリーン印刷法等の厚膜手法を採用し、絶縁基体1 と
成るセラミックグリーンシートに予め印刷塗布しておく
ことによって絶縁基体１の凹部１ａ周辺部から容器の外
部にかけて導出するよう被着形成される。
各電極を外部リード端子5 に電気的に接続させる作用を
為し、タングステン、モリブデン、マンガン等の高融点
金属粉末から成り、該高融点金属粉末に適当な有機溶
剤、溶媒を添加混合して得た金属ペーストを従来周知の
スクリーン印刷法等の厚膜手法を採用し、絶縁基体1 と
成るセラミックグリーンシートに予め印刷塗布しておく
ことによって絶縁基体１の凹部１ａ周辺部から容器の外
部にかけて導出するよう被着形成される。
【００１６】尚、前記メタライズ配線層４はその露出す
る表面にニッケル、金等の耐蝕性に優れ、且つロウ材と
の濡れ性が良い金属を1.0 乃至20.0μm の厚みにメッキ
法により層着させておくと、メタライズ配線層4 の酸化
腐食を有効に防止することができるとともにメタライズ
配線層4 への外部リード端子5 のロウ付けを強固となす
ことができる。従って、前記メタライズ配線層4 にはそ
の露出する表面にニッケル、金等を1.0 乃至20.0μm の
厚みに層着させておくことが好ましい。
る表面にニッケル、金等の耐蝕性に優れ、且つロウ材と
の濡れ性が良い金属を1.0 乃至20.0μm の厚みにメッキ
法により層着させておくと、メタライズ配線層4 の酸化
腐食を有効に防止することができるとともにメタライズ
配線層4 への外部リード端子5 のロウ付けを強固となす
ことができる。従って、前記メタライズ配線層4 にはそ
の露出する表面にニッケル、金等を1.0 乃至20.0μm の
厚みに層着させておくことが好ましい。
【００１７】また前記メタライズ配線層4 はその凹部1a
周辺部に図2 に示す如く、抵抗体6が直列に接続されて
おり、該抵抗体6 は例えば、タングステンーレニウム粉
末から成り、上述のメタライズ配線層4 と同様の方法、
具体的にはタングステン粉末及びレニウム粉末に適当な
有機溶剤、溶媒を添加混合して得た抵抗体ペーストを絶
縁基体1 となるセラミックグリーンシートに予め従来周
知のスクリーン印刷法等の厚膜手法を採用し、一端がメ
タライズ配線層4 に接触するように印刷塗布しておくこ
とによって絶縁基体1 の凹部1a周辺で、一端がメタライ
ズ配線層4 に直列に接続された状態で被着形成される。
周辺部に図2 に示す如く、抵抗体6が直列に接続されて
おり、該抵抗体6 は例えば、タングステンーレニウム粉
末から成り、上述のメタライズ配線層4 と同様の方法、
具体的にはタングステン粉末及びレニウム粉末に適当な
有機溶剤、溶媒を添加混合して得た抵抗体ペーストを絶
縁基体1 となるセラミックグリーンシートに予め従来周
知のスクリーン印刷法等の厚膜手法を採用し、一端がメ
タライズ配線層4 に接触するように印刷塗布しておくこ
とによって絶縁基体1 の凹部1a周辺で、一端がメタライ
ズ配線層4 に直列に接続された状態で被着形成される。
【００１８】前記抵抗体6 はメタライズ配線層4 の半導
体素子3 側からみたインピーダンスを半導体素子3 の特
性インピーダンスに整合させつつ半導体素子3 の各電極
をメタライズ配線層4 に接続させる作用を為し、抵抗体
6 の上面一部には半導体素子3 の各電極がボンディング
ワイヤ7 を介して電気的に接続される。この場合、メタ
ライズ配線層4 の半導体素子3 側からみたインピーダン
スと半導体素子3 の特性インピーダンスの整合は抵抗体
6 によって半導体素子3 の各電極が直接接続される部位
で行われるため完全となり、その結果、メタライズ配線
層4 を介して半導体素子3 に電気信号を出し入れしたと
しても電気信号にノイズや減衰等が発生することは殆ど
なく、これによって半導体素子3 を正常、且つ安定に作
動させることが可能となる。
体素子3 側からみたインピーダンスを半導体素子3 の特
性インピーダンスに整合させつつ半導体素子3 の各電極
をメタライズ配線層4 に接続させる作用を為し、抵抗体
6 の上面一部には半導体素子3 の各電極がボンディング
ワイヤ7 を介して電気的に接続される。この場合、メタ
ライズ配線層4 の半導体素子3 側からみたインピーダン
スと半導体素子3 の特性インピーダンスの整合は抵抗体
6 によって半導体素子3 の各電極が直接接続される部位
で行われるため完全となり、その結果、メタライズ配線
層4 を介して半導体素子3 に電気信号を出し入れしたと
しても電気信号にノイズや減衰等が発生することは殆ど
なく、これによって半導体素子3 を正常、且つ安定に作
動させることが可能となる。
【００１９】前記抵抗体6 はまたその上面一部に、金メ
ッキ層8aが間にニッケルメッキ層8bを挟んで従来周知の
電解メッキ法や無電解メッキ法を採用することによって
被着されており、該金メッキ層8aは半導体素子３の各電
極から導出されたボンディングワイヤ7 を抵抗体6 に強
固に接合させる作用を為す。
ッキ層8aが間にニッケルメッキ層8bを挟んで従来周知の
電解メッキ法や無電解メッキ法を採用することによって
被着されており、該金メッキ層8aは半導体素子３の各電
極から導出されたボンディングワイヤ7 を抵抗体6 に強
固に接合させる作用を為す。
【００２０】尚、前記金メッキ層8aはその厚みが1.0 μ
m 未満となるとボンディングワイヤ7 を抵抗体6 に強固
に接合させることが困難なものとなる。従って、ボンデ
ィングワイヤ7 を抵抗体6 に強固に接合させるには金メ
ッキ層8aの厚みを1.0 μm 以上としておくことが好まし
い。
m 未満となるとボンディングワイヤ7 を抵抗体6 に強固
に接合させることが困難なものとなる。従って、ボンデ
ィングワイヤ7 を抵抗体6 に強固に接合させるには金メ
ッキ層8aの厚みを1.0 μm 以上としておくことが好まし
い。
【００２１】また前記抵抗体6 と金メッキ層8aとの間に
介在されるニッケルメッキ層8bは金メッキ層8aを抵抗体
6 上に被着させる際、その被着強度を強固とする作用を
為し、従来周知の電解メッキ法や無電解メッキ法を採用
することによって抵抗体6 と金メッキ層8aとの間に厚さ
0.8 乃至3.0 μm に形成される。
介在されるニッケルメッキ層8bは金メッキ層8aを抵抗体
6 上に被着させる際、その被着強度を強固とする作用を
為し、従来周知の電解メッキ法や無電解メッキ法を採用
することによって抵抗体6 と金メッキ層8aとの間に厚さ
0.8 乃至3.0 μm に形成される。
【００２２】更に前記抵抗体6 が接続されたメタライズ
配線層4 はその一端に外部リード端子5 が銀ロウ等のロ
ウ材を介してロウ付けされており、該外部リード端子5
は内部に収容する半導体素子3 を外部電気回路に接続す
る作用を為し、外部リード端子5 を外部電気回路に接続
させることによって内部に収容される半導体素子3 はボ
ンディングワイヤ7 、抵抗体6 、メタライズ配線層4 及
び外部リード端子5 を介して外部電気回路と電気的に接
続されることとなる。
配線層4 はその一端に外部リード端子5 が銀ロウ等のロ
ウ材を介してロウ付けされており、該外部リード端子5
は内部に収容する半導体素子3 を外部電気回路に接続す
る作用を為し、外部リード端子5 を外部電気回路に接続
させることによって内部に収容される半導体素子3 はボ
ンディングワイヤ7 、抵抗体6 、メタライズ配線層4 及
び外部リード端子5 を介して外部電気回路と電気的に接
続されることとなる。
【００２３】前記外部リード端子5 はコバール金属( 鉄
ーニッケルーコバルト合金) や42アロイ( 鉄ーニッケル
合金) 等の金属材料から成り、コバール金属等のインゴ
ット( 塊) を圧延加工法や打ち抜き加工法等、従来周知
の金属加工法を採用することによって所定の板状に形成
される。
ーニッケルーコバルト合金) や42アロイ( 鉄ーニッケル
合金) 等の金属材料から成り、コバール金属等のインゴ
ット( 塊) を圧延加工法や打ち抜き加工法等、従来周知
の金属加工法を採用することによって所定の板状に形成
される。
【００２４】尚、前記外部リード端子5 はその外表面に
良導電性で、且つ耐蝕性に優れたニッケル、金等の金属
をメッキ法により1.0 乃至20.0μm の厚みに層着させて
おくと、外部リード端子5 の酸化腐食を有効に防止する
とともに外部リード端子5 と外部電気回路との電気的接
続を良好なものとなすことができる。従って、前記外部
リード端子5 はその外表面にニッケル、金等を1.0 乃至
20.0μm の厚みに層着させておくことが好ましい。
良導電性で、且つ耐蝕性に優れたニッケル、金等の金属
をメッキ法により1.0 乃至20.0μm の厚みに層着させて
おくと、外部リード端子5 の酸化腐食を有効に防止する
とともに外部リード端子5 と外部電気回路との電気的接
続を良好なものとなすことができる。従って、前記外部
リード端子5 はその外表面にニッケル、金等を1.0 乃至
20.0μm の厚みに層着させておくことが好ましい。
【００２５】かくして、本発明の半導体素子収納用パッ
ケージによれば、絶縁基体1 の凹部1a底面に半導体素子
3 を接着剤を介して接着固定するとともに半導体素子3
の各電極をメタライズ配線層4 に直列に接続された抵抗
体6 にボンディングワイヤ7を介して電気的に接続し、
しかる後、絶縁基体1 の上面に蓋体2 を封止材を介して
接合させ、絶縁基体1 と蓋体2 とから成る容器の内部に
半導体素子3 を気密に収容させることによって製品とし
ての半導体装置となる。
ケージによれば、絶縁基体1 の凹部1a底面に半導体素子
3 を接着剤を介して接着固定するとともに半導体素子3
の各電極をメタライズ配線層4 に直列に接続された抵抗
体6 にボンディングワイヤ7を介して電気的に接続し、
しかる後、絶縁基体1 の上面に蓋体2 を封止材を介して
接合させ、絶縁基体1 と蓋体2 とから成る容器の内部に
半導体素子3 を気密に収容させることによって製品とし
ての半導体装置となる。
【００２６】尚、本発明は上述の実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
【００２７】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、メタライズ配線層の半導体素子の各電極が直接
接続される領域に抵抗体を配したことから半導体素子と
メタライズ配線層との間のインピーダンスを完全に整合
させることができ、その結果、メタライズ配線層を介し
て半導体素子に出し入れされる電気信号にノイズや減衰
が発生するのを有効に防止することができ、半導体素子
を正常、且つ安定に作動させることが可能となる。
よれば、メタライズ配線層の半導体素子の各電極が直接
接続される領域に抵抗体を配したことから半導体素子と
メタライズ配線層との間のインピーダンスを完全に整合
させることができ、その結果、メタライズ配線層を介し
て半導体素子に出し入れされる電気信号にノイズや減衰
が発生するのを有効に防止することができ、半導体素子
を正常、且つ安定に作動させることが可能となる。
【図１】本発明の半導体素子収納用パッケージの一実施
例を示す断面図である。
例を示す断面図である。
【図２】図１に示すパッケージの要部拡大断面図であ
る。
る。
【図３】従来の半導体素子収納用パッケージの断面図で
ある。
ある。
１・・・・・絶縁基体 ２・・・・・蓋体 ３・・・・・半導体素子 ４・・・・・メタライズ配線層 ５・・・・・外部リード端子 ６・・・・・抵抗体 ８ａ・・・・金メッキ層
Claims (1)
- 【請求項１】半導体素子の各電極を外部電気回路に接続
する複数個のメタライズ配線層を有する絶縁基体と蓋体
とから成り、内部に半導体素子を収容するための空所を
有する半導体素子収納用パッケージであって、前記メタ
ライズ配線層の半導体素子の各電極が接続される部位に
抵抗体が接続され、且つ該抵抗体の一部表面に金メッキ
層が被覆されていることを特徴とする半導体素子収納用
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302765A JP2713841B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体素子収納用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302765A JP2713841B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体素子収納用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151640A true JPH06151640A (ja) | 1994-05-31 |
| JP2713841B2 JP2713841B2 (ja) | 1998-02-16 |
Family
ID=17912875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302765A Expired - Fee Related JP2713841B2 (ja) | 1992-11-13 | 1992-11-13 | 半導体素子収納用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713841B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6779362B2 (en) | 1998-11-05 | 2004-08-24 | Shin-Etsu Chemical Co., Ltd. | Method of making an optical fiber preform where a second elongation is based on a mark on a glass rod |
-
1992
- 1992-11-13 JP JP4302765A patent/JP2713841B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6779362B2 (en) | 1998-11-05 | 2004-08-24 | Shin-Etsu Chemical Co., Ltd. | Method of making an optical fiber preform where a second elongation is based on a mark on a glass rod |
| US6848276B2 (en) | 1998-11-05 | 2005-02-01 | Shin-Etsu Chemical Co., Ltd. | Optical fiber manufacture method, preform manufacture method, and preform manufacture apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2713841B2 (ja) | 1998-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |