JPH0615138U - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPH0615138U JPH0615138U JP5152992U JP5152992U JPH0615138U JP H0615138 U JPH0615138 U JP H0615138U JP 5152992 U JP5152992 U JP 5152992U JP 5152992 U JP5152992 U JP 5152992U JP H0615138 U JPH0615138 U JP H0615138U
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- JP
- Japan
- Prior art keywords
- register
- processing unit
- central processing
- program
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Abstract
(57)【要約】
【目的】 時分割処理における中央処理装置のプログラ
ムの切替え時間を短縮して処理効率の向上を図る。 【構成】 中央処理装置２１内に、データレジスタ、ア
ドレスレジスタ、プログラムカウンタ等の１セットのレ
ジスタ群Ｒを複数個Ｒ1 ，Ｒ2 ，…，Ｒn 設ける。ＯＳ
等の制御プログラムによって各プログラム毎に夫々別個
のレジスタ群を割当てる。動作プログラムの切替え時に
レジスタの内容を他の記憶装置へ退避する必要がなく、
処理の効率が向上する。また、ＯＳ等の制御プログラム
を単純化でき、処理の信頼性も向上する。
ムの切替え時間を短縮して処理効率の向上を図る。 【構成】 中央処理装置２１内に、データレジスタ、ア
ドレスレジスタ、プログラムカウンタ等の１セットのレ
ジスタ群Ｒを複数個Ｒ1 ，Ｒ2 ，…，Ｒn 設ける。ＯＳ
等の制御プログラムによって各プログラム毎に夫々別個
のレジスタ群を割当てる。動作プログラムの切替え時に
レジスタの内容を他の記憶装置へ退避する必要がなく、
処理の効率が向上する。また、ＯＳ等の制御プログラム
を単純化でき、処理の信頼性も向上する。
Description
【０００１】
この考案はコンピュータの中央処理装置に関するものであり、特に中央処理装 置のレジスタの構造に関するものである。
【０００２】
従来の中央処理装置を図２に従って説明する。同図は中央処理装置１の構成の イメージを表わす解説図である。中央処理装置１は、命令処理装置２と主記憶装 置３とからなり、命令処理装置２は、命令解読回路４、演算回路５及び１セット のレジスタ群Ｒによって構成されている。
【０００３】 レジスタ群Ｒは、例えば図３に示すようにデータレジスタ７、アドレスレジス タ８、スタックポインタ９等に用いる汎用レジスタ１０と、プログラムカウンタ １１、ステイタスレジスタ１２等が設定されている。 中央処理装置１の動作は、命令解読回路４が主記憶装置３から命令を読出して 解読し、アドレスの生成及び変換を実行するとともに、オペランドの読出しを行 う。続いて演算回路５が演算を実行し、結果をアキュムレータ等のデータレジス タ７に格納する。
【０００４】 複数のプログラムを時分割処理する場合は、中央処理装置１のレジスタ群Ｒに 保持されている内容を主記憶装置３または補助記憶装置（図示せず）に退避し、 新たなプログラムを読込んで処理し、この入替えによって時分割処理を実行して いる。
【０００５】
従来の中央処理装置によって時分割処理を行う場合は、或プログラムから次の プログラムの実行に切替える際に、レジスタ群の内容を別の記憶装置に退避する 入替動作が行われる。従って、レジスタの内容の退避に要する時間がプログラム 実行のリアルタイム性を低下させる原因の一つになっている。
【０００６】 そこで、レジスタの内容の退避に要する時間を削減し、中央処理装置の時分割 処理速度を向上するために解決すべき技術的課題が生じており、この考案は上記 課題を解決することを目的とする。
【０００７】
この考案は上記目的を達成するために、命令処理装置と主記憶装置とからなり 、データレジスタ、アドレスレジスタ、プログラムカウンタ等のレジスタ群を有 する中央処理装置に於て、複数のレジスタ群を設け、複数のプログラムの内容を 夫々個別のレジスタ群に保持して時分割処理を実行する中央処理装置を提案する ものである。
【０００８】
中央処理装置内にはプログラムの実行処理に用いられるレジスタ群が複数セッ ト設けられている。時分割処理を実行する際にはオペレーティングシステム等の 管理によって各プログラムに夫々別個のレジスタ群が割当てられ、レジスタ群を 切替えて処理する。或プログラムから次のプログラムへ動作を切替えるときは、 現在実行中のレジスタ群の内容を他の記憶装置に退避せずそのまま保持し、次の 割当て時間の到来をまってレジスタ内容の処理が再開される。
【０００９】
以下、この考案の実施例を図１に従って説明する。図１は中央処理装置２１を 示し、符号２２は命令処理装置、２３は主記憶装置である。命令処理装置２２は 、命令解読回路２４と演算回路２５及びｎ個のレジスタ群Ｒ1 ，Ｒ2 ，…，Ｒn とから成りたっている。レジスタ群Ｒ1 ，Ｒ2 ，…，Ｒn の夫々は、図３に示し たレジスタ群Ｒと同様に、中央処理装置２１がプログラム実行にあたって必要な データレジスタ７、アドレスレジスタ８、スタックポインタ９、プログラムカウ ンタ１１及びステイタスレジスタ１２等が設けられている。之等のレジスタ群Ｒ 1 ，Ｒ2 ，…，Ｒn はオペレーティングシステム等の制御によってプログラム毎 に使用される。
【００１０】 中央処理装置２１の処理時間をスライスして時分割処理を実行するときは、或 プログラムのジョブを一つのレジスタ群、例えばＲ1 を用いて実行し、割当て時 間が終了したときは、主記憶装置２３と補助記憶装置（図示せず）との間でプロ グラムの入替えが実行され、次のプログラムは別のレジスタ群Ｒ2 を用いて実行 される。その間、前のプログラムの処理結果或いは処理中のデータ等のレジスタ 内容は割当てられたレジスタ群Ｒ1 に保持されている。
【００１１】 このように、時分割処理される各プログラムに夫々別個のレジスタ群Ｒ1 ，Ｒ 2 ，…，Ｒn を割当て、待ち行列を形成したジョブをスライス時間毎に夫々個別 のレジスタ群Ｒ1 ，Ｒ2 ，…，Ｒn を用いて処理を行うので、プログラムを入替 える度にレジスタ群Ｒ1 ，Ｒ2 ，…，Ｒn の内容を補助記憶装置等へ退避する必 要がなく、資源を効率的に運用できる。
【００１２】
この考案は、上記一実施例において詳述したように、プログラムの実行処理に 用いるレジスタ群を複数設け、複数のプログラムの夫々に別個のレジスタ群を対 応させて時分割処理を実行するように構成している。従って、中央処理装置が或 プログラムから次のプログラムへ動作を切替える際に、レジスタの内容をその都 度退避する必要がなく、退避に要する時間が削減されて時分割処理のリアルタイ ム性を向上できる。
【００１３】 また、退避処理が不要になることから、時分割制御を行うオペレーティングシ ステム等の構造が単純化されるので、エラーの発生率が低下して時分割処理装置 としての動作の信頼性向上に寄与できる。
【図１】本考案の中央処理装置の構成を示す解説図。
【図２】従来の中央処理装置の構成を示す解説図。
【図３】レジスタ群の内容を示す解説図。
２１ 中央処理装置 ２２ 命令処理装置 ２３ 主記憶装置 ２４ 命令解読回路 ２５ 演算回路 Ｒ1 ，Ｒ2 ，…，Ｒn レジスタ群
Claims (1)
- 【請求項１】 命令処理装置と主記憶装置とからなり、
データレジスタ、アドレスレジスタ、プログラムカウン
タ等のレジスタ群を有する中央処理装置に於て、複数の
前記レジスタ群を設け、複数のプログラムの内容を夫々
個別のレジスタ群に保持して時分割処理を実行する中央
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152992U JPH0615138U (ja) | 1992-07-22 | 1992-07-22 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152992U JPH0615138U (ja) | 1992-07-22 | 1992-07-22 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0615138U true JPH0615138U (ja) | 1994-02-25 |
Family
ID=12889551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5152992U Withdrawn JPH0615138U (ja) | 1992-07-22 | 1992-07-22 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0615138U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009501366A (ja) * | 2005-06-23 | 2009-01-15 | インテル コーポレイション | スレッドレベルの投機実行を拡張するためのプリミティブ |
-
1992
- 1992-07-22 JP JP5152992U patent/JPH0615138U/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009501366A (ja) * | 2005-06-23 | 2009-01-15 | インテル コーポレイション | スレッドレベルの投機実行を拡張するためのプリミティブ |
| JP2011227934A (ja) * | 2005-06-23 | 2011-11-10 | Intel Corp | スレッドレベルの投機実行を拡張するためのプリミティブ |
| JP2013168168A (ja) * | 2005-06-23 | 2013-08-29 | Intel Corp | スレッドレベルの投機実行を拡張するためのプリミティブ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19961003 |