JPH06151182A - インダクタンス素子 - Google Patents
インダクタンス素子Info
- Publication number
- JPH06151182A JPH06151182A JP29458592A JP29458592A JPH06151182A JP H06151182 A JPH06151182 A JP H06151182A JP 29458592 A JP29458592 A JP 29458592A JP 29458592 A JP29458592 A JP 29458592A JP H06151182 A JPH06151182 A JP H06151182A
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- JP
- Japan
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- coil
- conductor
- layer
- conductor layer
- conductor pattern
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Abstract
(57)【要約】
【目的】 小型で、大きなインダクタンスを得ることが
できるインダクタンス素子を得る。 【構成】 半導体基板１の上面に、保護膜２を介してコ
イル３を設ける。コイル３は下層コイル用導体パターン
４ａ〜４ｄと上層コイル用導体パターン５ａ〜５ｄから
なる。導体パターン４ａ〜４ｄと導体パターン５ａ〜５
ｄは絶縁膜９を介して積層されており、導体パターン４
ａ〜４ｄの端部と導体パターン５ａ〜５ｄの端部を電気
的に交互に接続することによりコイル３を形成する。
できるインダクタンス素子を得る。 【構成】 半導体基板１の上面に、保護膜２を介してコ
イル３を設ける。コイル３は下層コイル用導体パターン
４ａ〜４ｄと上層コイル用導体パターン５ａ〜５ｄから
なる。導体パターン４ａ〜４ｄと導体パターン５ａ〜５
ｄは絶縁膜９を介して積層されており、導体パターン４
ａ〜４ｄの端部と導体パターン５ａ〜５ｄの端部を電気
的に交互に接続することによりコイル３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、インダクタンス素子、
特に、モノリシック集積回路に組み込んで使用されるイ
ンダクタンス素子に関する。
特に、モノリシック集積回路に組み込んで使用されるイ
ンダクタンス素子に関する。
【０００２】
【従来の技術と課題】従来より、準マイクロ波帯域以上
の高周波で使用されるモノリシックＩＣチップに組み込
まれているインダクタンス素子は、半導体基板表面に渦
巻き状のコイルパターンを形成するものであった。しか
しながら、この構造では大きな値のインダクタンスを必
要とする場合、コイルパターンの巻き回数を増やさなけ
ればならないので、インダクタンス素子が基板表面に占
める面積が広くなり、ＩＣチップの小型化、高集積化の
妨げとなるという問題があった。
の高周波で使用されるモノリシックＩＣチップに組み込
まれているインダクタンス素子は、半導体基板表面に渦
巻き状のコイルパターンを形成するものであった。しか
しながら、この構造では大きな値のインダクタンスを必
要とする場合、コイルパターンの巻き回数を増やさなけ
ればならないので、インダクタンス素子が基板表面に占
める面積が広くなり、ＩＣチップの小型化、高集積化の
妨げとなるという問題があった。
【０００３】そこで、本発明の課題は、小型で、大きな
インダクタンスを得ることができるインダクタンス素子
を提供することにある。
インダクタンスを得ることができるインダクタンス素子
を提供することにある。
【０００４】
【課題を解決するための手段と作用】以上の課題を解決
するため、本発明に係るインダクタンス素子は、（ａ）
コイル用導体パターンからなる第１導体層と、（ｂ）い
ま一つのコイル用導体パターンからなる第２導体層と、
（ｃ）前記第１導体層と前記第２導体層の間に積層した
絶縁層とを備え、（ｄ）前記第１導体層のコイル用導体
パターンと前記第２導体層のコイル用導体パターンとが
電気的に交互に接続してコイルを構成し、このコイルが
積層面と平行な軸を有していること、を特徴とする。
するため、本発明に係るインダクタンス素子は、（ａ）
コイル用導体パターンからなる第１導体層と、（ｂ）い
ま一つのコイル用導体パターンからなる第２導体層と、
（ｃ）前記第１導体層と前記第２導体層の間に積層した
絶縁層とを備え、（ｄ）前記第１導体層のコイル用導体
パターンと前記第２導体層のコイル用導体パターンとが
電気的に交互に接続してコイルを構成し、このコイルが
積層面と平行な軸を有していること、を特徴とする。
【０００５】以上の構成において、第１導体層のコイル
用導体パターンと第２導体層のコイル用導体パターンと
が電気的に交互に接続してコイルを構成する。このコイ
ルは積層面と平行な軸を有している。従ってコイルに電
流を流したときに発生する磁束は殆どコイルを横切るこ
となく、第１導体層と第２導体層の間に積層された絶縁
層を貫くこととなる。
用導体パターンと第２導体層のコイル用導体パターンと
が電気的に交互に接続してコイルを構成する。このコイ
ルは積層面と平行な軸を有している。従ってコイルに電
流を流したときに発生する磁束は殆どコイルを横切るこ
となく、第１導体層と第２導体層の間に積層された絶縁
層を貫くこととなる。
【０００６】また、本発明に係るインダクタンス素子
は、（ｅ）半導体基板と、（ｆ）前記半導体基板の表面
に積層された保護膜と、（ｇ）前記保護膜の表面に積層
されたコイル用導体パターンからなる第１導体層と、
（ｈ）前記第１導体層の表面に積層された絶縁層と、
（ｉ）前記絶縁層の表面に積層されたいま一つのコイル
用導体パターンからなる第２導体層とを備え、（ｊ）前
記第１導体層のコイル用導体パターンと前記第２導体層
のコイル用導体パターンとが電気的に交互に接続してコ
イルを構成し、このコイルが積層面と平行な軸を有して
いること、を特徴とする。
は、（ｅ）半導体基板と、（ｆ）前記半導体基板の表面
に積層された保護膜と、（ｇ）前記保護膜の表面に積層
されたコイル用導体パターンからなる第１導体層と、
（ｈ）前記第１導体層の表面に積層された絶縁層と、
（ｉ）前記絶縁層の表面に積層されたいま一つのコイル
用導体パターンからなる第２導体層とを備え、（ｊ）前
記第１導体層のコイル用導体パターンと前記第２導体層
のコイル用導体パターンとが電気的に交互に接続してコ
イルを構成し、このコイルが積層面と平行な軸を有して
いること、を特徴とする。
【０００７】以上の構成において、モノリシックＩＣチ
ップに組み込まれたインダクタンス素子の作製が容易に
なる。また、本発明に係るインダクタンス素子は、
（ｋ）半導体基板と、（ｌ）前記半導体基板の表面に積
層された保護膜と、（ｍ）前記保護膜の表面に積層され
たコイル用導体パターンからなる第１導体層と、（ｎ）
前記第１導体層の表面に積層された絶縁層と、（ｏ）前
記絶縁層の上方にエアギャップを介して設けられた、い
ま一つのコイル用導体パターンからなる第２導体層とを
備え、（ｐ）前記第１導体層のコイル用導体パターンと
前記第２導体層のコイル用導体パターンとが電気的に交
互に接続してコイルを構成し、このコイルが積層面と平
行な軸を有していること、を特徴とする。
ップに組み込まれたインダクタンス素子の作製が容易に
なる。また、本発明に係るインダクタンス素子は、
（ｋ）半導体基板と、（ｌ）前記半導体基板の表面に積
層された保護膜と、（ｍ）前記保護膜の表面に積層され
たコイル用導体パターンからなる第１導体層と、（ｎ）
前記第１導体層の表面に積層された絶縁層と、（ｏ）前
記絶縁層の上方にエアギャップを介して設けられた、い
ま一つのコイル用導体パターンからなる第２導体層とを
備え、（ｐ）前記第１導体層のコイル用導体パターンと
前記第２導体層のコイル用導体パターンとが電気的に交
互に接続してコイルを構成し、このコイルが積層面と平
行な軸を有していること、を特徴とする。
【０００８】以上の構成において、第１導体層と第２導
体層の間の耐絶縁性がよりアップする。
体層の間の耐絶縁性がよりアップする。
【０００９】
【実施例】以下、本発明に係るインダクタンス素子の一
実施例を添付図面を参照して説明する。図１及び図２に
示されているように、インダクタンス素子１０は半導体
基板１の上面に保護膜２を介して配設されている。イン
ダクタンス素子１０はコイル３を構成している下層コイ
ル用導体パターン４ａ，４ｂ，４ｃ，４ｄと上層コイル
用導体パターン５ａ，５ｂ，５ｃ，５ｄ、並びに導体パ
ターン４ａ〜４ｄと導体パターン５ａ〜５ｄに挟まれた
絶縁膜９の一部からなる。
実施例を添付図面を参照して説明する。図１及び図２に
示されているように、インダクタンス素子１０は半導体
基板１の上面に保護膜２を介して配設されている。イン
ダクタンス素子１０はコイル３を構成している下層コイ
ル用導体パターン４ａ，４ｂ，４ｃ，４ｄと上層コイル
用導体パターン５ａ，５ｂ，５ｃ，５ｄ、並びに導体パ
ターン４ａ〜４ｄと導体パターン５ａ〜５ｄに挟まれた
絶縁膜９の一部からなる。
【００１０】保護膜２の表面に設けられた下層コイル用
導体パターン４ａ〜４ｄは短冊形状をしており、それぞ
れ平行に並設されている。一方、各上層コイル用導体パ
ターン５ａ〜５ｄの端部は、それぞれ下層コイル用導体
パターン４ａ〜４ｄの端部に直接接触して電気的に接続
され、コイル３が形成されている。コイル３は導体パタ
ーン５ａ−導体パターン４ａ−導体パターン５ｂ−……
と順に接続して、即ち、上層コイル用導体パターンと下
層コイル用導体パターンとを交互に接続して導体パター
ン４ｄにまで延びるコイルとなる。このコイル３は積層
面と平行な軸を有している。
導体パターン４ａ〜４ｄは短冊形状をしており、それぞ
れ平行に並設されている。一方、各上層コイル用導体パ
ターン５ａ〜５ｄの端部は、それぞれ下層コイル用導体
パターン４ａ〜４ｄの端部に直接接触して電気的に接続
され、コイル３が形成されている。コイル３は導体パタ
ーン５ａ−導体パターン４ａ−導体パターン５ｂ−……
と順に接続して、即ち、上層コイル用導体パターンと下
層コイル用導体パターンとを交互に接続して導体パター
ン４ｄにまで延びるコイルとなる。このコイル３は積層
面と平行な軸を有している。
【００１１】以上の構成において、コイル３に電流を流
したときに発生する磁束の殆どは、コイル３を横切るこ
となく、絶縁膜９を磁路にする。すなわち、殆ど全ての
磁束がコイル３と鎖交する。従って、インダクタンス素
子１０は基板表面に占める面積が同程度であれば、従来
のインダクタンス素子より大きなインダクタンスを得る
ことができる。言い換えれば、同じインダクタンスを得
る場合には、インダクタンス素子１０は従来のインダク
タンス素子より小さい占有面積で済む。
したときに発生する磁束の殆どは、コイル３を横切るこ
となく、絶縁膜９を磁路にする。すなわち、殆ど全ての
磁束がコイル３と鎖交する。従って、インダクタンス素
子１０は基板表面に占める面積が同程度であれば、従来
のインダクタンス素子より大きなインダクタンスを得る
ことができる。言い換えれば、同じインダクタンスを得
る場合には、インダクタンス素子１０は従来のインダク
タンス素子より小さい占有面積で済む。
【００１２】また、コイル３は一定の径を有するソレノ
イドと同様の効果を奏するので、１巻き当たりのインダ
クタンスが一定となり、所定のインダクタンスを有する
コイルを容易に設計することができる。次に、このイン
ダクタンス素子１０の製造手順の一例について図３〜図
６を参照して説明する。
イドと同様の効果を奏するので、１巻き当たりのインダ
クタンスが一定となり、所定のインダクタンスを有する
コイルを容易に設計することができる。次に、このイン
ダクタンス素子１０の製造手順の一例について図３〜図
６を参照して説明する。
【００１３】まず、図３に示すように、半導体基板１の
上面全面に保護膜２を印刷等の手段にて設ける。半導体
基板１としては、例えばＧａＡｓ基板等が用いられる。
保護膜２の材料としては絶縁性を有する樹脂等が用いら
れる。次に、図４に示すように、保護膜２の上面に下層
コイル用導体パターン４ａ〜４ｄを印刷等の手段にて設
ける。導体パターン４ａ〜４ｄの材料には、Ａｇ又はＡ
ｇ−Ｐｄペースト等が使用される。さらに、図５に示す
ように、導体パターン４ａ〜４ｄの両端部を残して絶縁
膜９を印刷等の手段にて設ける。絶縁膜９の材料として
は、絶縁性を有する樹脂、あるいは絶縁性を有する樹脂
にフェライト粉末を混合したもの等が用いられる。
上面全面に保護膜２を印刷等の手段にて設ける。半導体
基板１としては、例えばＧａＡｓ基板等が用いられる。
保護膜２の材料としては絶縁性を有する樹脂等が用いら
れる。次に、図４に示すように、保護膜２の上面に下層
コイル用導体パターン４ａ〜４ｄを印刷等の手段にて設
ける。導体パターン４ａ〜４ｄの材料には、Ａｇ又はＡ
ｇ−Ｐｄペースト等が使用される。さらに、図５に示す
ように、導体パターン４ａ〜４ｄの両端部を残して絶縁
膜９を印刷等の手段にて設ける。絶縁膜９の材料として
は、絶縁性を有する樹脂、あるいは絶縁性を有する樹脂
にフェライト粉末を混合したもの等が用いられる。
【００１４】次に図６に示すように、絶縁膜９の上面に
上層コイル用導体パターン５ａ〜５ｄを印刷等の手段に
て設ける。導体パターン５ａ〜５ｄの端部は、絶縁膜９
に露出している導体パターン４ａ〜４ｄの端部に直接接
触して電気的に接触され、積層タイプのコイル３が形成
されることとなる。図７は、インダクタンス素子１０を
組み込んだモノリシックＩＣチップの一例を示すもの
で、このＩＣチップ２８は中間周波数（ＩＦ）帯域アン
プ初段インピーダンス変換回路を内蔵したものである。
半導体基板１には、インダクタンス素子１０、コンデン
サ素子１１，１２、ＭＯＳ−ＦＥＴ素子１３、抵抗１４
がそれぞれ設けられている。圧電体基板１の上面に保護
膜２が矩形状穴部２１を残して形成されている。保護膜
２の上面には、コンデンサ素子１１，１２を構成してい
る容量電極１１ｂ，１２ｂと、インダクタンス素子１０
を構成している下層コイル用導体パターン４ａ〜４ｄと
が設けられている。さらに、絶縁膜９が、矩形状穴部２
１、容量電極１１ｂ，１２ｂの引出し部２３，２４及び
導体パターン４ａ〜４ｄの両端部を残して、保護膜２の
上に積層されている。
上層コイル用導体パターン５ａ〜５ｄを印刷等の手段に
て設ける。導体パターン５ａ〜５ｄの端部は、絶縁膜９
に露出している導体パターン４ａ〜４ｄの端部に直接接
触して電気的に接触され、積層タイプのコイル３が形成
されることとなる。図７は、インダクタンス素子１０を
組み込んだモノリシックＩＣチップの一例を示すもの
で、このＩＣチップ２８は中間周波数（ＩＦ）帯域アン
プ初段インピーダンス変換回路を内蔵したものである。
半導体基板１には、インダクタンス素子１０、コンデン
サ素子１１，１２、ＭＯＳ−ＦＥＴ素子１３、抵抗１４
がそれぞれ設けられている。圧電体基板１の上面に保護
膜２が矩形状穴部２１を残して形成されている。保護膜
２の上面には、コンデンサ素子１１，１２を構成してい
る容量電極１１ｂ，１２ｂと、インダクタンス素子１０
を構成している下層コイル用導体パターン４ａ〜４ｄと
が設けられている。さらに、絶縁膜９が、矩形状穴部２
１、容量電極１１ｂ，１２ｂの引出し部２３，２４及び
導体パターン４ａ〜４ｄの両端部を残して、保護膜２の
上に積層されている。
【００１５】さらに、上層コイル用導体パターン５ａ〜
５ｄ、容量電極１１ａ，１２ａ、入力電極１６、グラン
ド電極１７，１９、ゲート電極１８、出力電極２０並び
に抵抗１４が絶縁膜９の上面に形成され、ＭＯＳ−ＦＥ
Ｔ素子１３を構成するドレイン電極１３ａ、ソース電極
１３ｂ，ゲート電極１３ｃが半導体基板１の上面に形成
されている。図８は図７に示されているモノリシックＩ
Ｃチップ２８の等価電気回路図である。
５ｄ、容量電極１１ａ，１２ａ、入力電極１６、グラン
ド電極１７，１９、ゲート電極１８、出力電極２０並び
に抵抗１４が絶縁膜９の上面に形成され、ＭＯＳ−ＦＥ
Ｔ素子１３を構成するドレイン電極１３ａ、ソース電極
１３ｂ，ゲート電極１３ｃが半導体基板１の上面に形成
されている。図８は図７に示されているモノリシックＩ
Ｃチップ２８の等価電気回路図である。
【００１６】なお、本発明に係るインダクタンス素子
は、前記実施例に限定するものではなく、その要旨の範
囲内で種々に変形することができる。前記実施例では、
上層コイル用導体パターンと下層コイル用導体パターン
の間に絶縁体膜を設けた構造の例を示したが、図９及び
図１０に示すように、上層コイル用導体パターン３５ａ
〜３５ｄをエアブリッジ配線とする構造であってもよ
い。図９及び図１０において、３１は半導体基板、３２
は保護膜、３４ａ〜３４ｅは下層コイル用導体パター
ン、３６は上層コイル用導体パターン３５ａ〜３５ｄと
下層コイル用導体パターン３４ａ〜３４ｅとで構成され
たコイル、３８，３９は絶縁膜、４０はエアギャップで
ある。これにより、上層コイル用導体パターン３５ａ〜
３５ｄと下層コイル用導体パターン３４ａ〜３４ｅとの
間の耐絶縁性がより向上したインダクタンス素子が得ら
れる。
は、前記実施例に限定するものではなく、その要旨の範
囲内で種々に変形することができる。前記実施例では、
上層コイル用導体パターンと下層コイル用導体パターン
の間に絶縁体膜を設けた構造の例を示したが、図９及び
図１０に示すように、上層コイル用導体パターン３５ａ
〜３５ｄをエアブリッジ配線とする構造であってもよ
い。図９及び図１０において、３１は半導体基板、３２
は保護膜、３４ａ〜３４ｅは下層コイル用導体パター
ン、３６は上層コイル用導体パターン３５ａ〜３５ｄと
下層コイル用導体パターン３４ａ〜３４ｅとで構成され
たコイル、３８，３９は絶縁膜、４０はエアギャップで
ある。これにより、上層コイル用導体パターン３５ａ〜
３５ｄと下層コイル用導体パターン３４ａ〜３４ｅとの
間の耐絶縁性がより向上したインダクタンス素子が得ら
れる。
【００１７】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、第１導体層のコイル用導体パターンと第２導体
層のコイル用導体パターンを交互に接続して積層タイプ
のコイルを構成するようにしたので、コイルに電流を流
したときに発生する磁束の殆どが、コイルを横切ること
なく、第１導体層と第２導体層の間に設けられている絶
縁層、あるいはエアギャップを貫くこととなる。
よれば、第１導体層のコイル用導体パターンと第２導体
層のコイル用導体パターンを交互に接続して積層タイプ
のコイルを構成するようにしたので、コイルに電流を流
したときに発生する磁束の殆どが、コイルを横切ること
なく、第１導体層と第２導体層の間に設けられている絶
縁層、あるいはエアギャップを貫くこととなる。
【００１８】この結果、従来のインダクタンス素子と比
較して同じ占有面積であれば大きな値のインダクタンス
を有することになる。また、同じインダクタンスを得る
のであれば、従来のインダクタンス素子を比較して小さ
い占有面積のインダクタンス素子が得られる。
較して同じ占有面積であれば大きな値のインダクタンス
を有することになる。また、同じインダクタンスを得る
のであれば、従来のインダクタンス素子を比較して小さ
い占有面積のインダクタンス素子が得られる。
【図１】本発明に係るインダクタンス素子の一実施例を
示す平面図。
示す平面図。
【図２】図１のＸ−Ｘ’の垂直断面図。
【図３】図１に示されているインダクタンス素子の製造
手順を説明するための斜視図。
手順を説明するための斜視図。
【図４】図３に続くインダクタンス素子の製造手順を説
明するための斜視図。
明するための斜視図。
【図５】図４に続くインダクタンス素子の製造手順を説
明するための斜視図。
明するための斜視図。
【図６】図５に続くインダクタンス素子の製造手順を説
明するための斜視図。
明するための斜視図。
【図７】図１に示されているインダクタンス素子を組み
込んだモノリシックＩＣチップを示す平面図。
込んだモノリシックＩＣチップを示す平面図。
【図８】図７に示されているモノリシックＩＣチップの
等価電気回路図。
等価電気回路図。
【図９】他の実施例を示す平面図。
【図１０】図９のＸ−Ｘ’の垂直断面図。
１…半導体基板 ２…保護膜 ３…コイル ４ａ，４ｂ，４ｃ，４ｄ…コイル用導体パターン（第１
導体層） ５ａ，５ｂ，５ｃ，５ｄ…コイル用導体パターン（第２
導体層） ９…絶縁膜 １０…インダクタンス素子 ３３…コイル ３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ…コイル用導
体パターン（第１導体層） ３５ａ，３５ｂ，３５ｃ，３５ｄ…コイル用導体パター
ン（第２導体層） ３９…絶縁膜 ４０…エアギャップ
導体層） ５ａ，５ｂ，５ｃ，５ｄ…コイル用導体パターン（第２
導体層） ９…絶縁膜 １０…インダクタンス素子 ３３…コイル ３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ…コイル用導
体パターン（第１導体層） ３５ａ，３５ｂ，３５ｃ，３５ｄ…コイル用導体パター
ン（第２導体層） ３９…絶縁膜 ４０…エアギャップ
Claims (3)
- 【請求項１】 コイル用導体パターンからなる第１導体
層と、 いま一つのコイル用導体パターンからなる第２導体層
と、 前記第１導体層と前記第２導体層の間に積層した絶縁層
とを備え、 前記第１導体層のコイル用導体パターンと前記第２導体
層のコイル用導体パターンとが電気的に交互に接続して
コイルを構成し、このコイルが積層面と平行な軸を有し
ていること、 を特徴とするインダクタンス素子。 - 【請求項２】 半導体基板と、 前記半導体基板の表面に積層された保護膜と、 前記保護膜の表面に積層されたコイル用導体パターンか
らなる第１導体層と、 前記第１導体層の表面に積層された絶縁層と、 前記絶縁層の表面に積層されたいま一つのコイル用導体
パターンからなる第２導体層とを備え、 前記第１導体層のコイル用導体パターンと前記第２導体
層のコイル用導体パターンとが電気的に交互に接続して
コイルを構成し、このコイルが積層面と平行な軸を有し
ていること、 を特徴とするインダクタンス素子。 - 【請求項３】 半導体基板と、 前記半導体基板の表面に積層された保護膜と、 前記保護膜の表面に積層されたコイル用導体パターンか
らなる第１導体層と、 前記第１導体層の表面に積層された絶縁層と、 前記絶縁層の上方にエアギャップを介して設けられた、
いま一つのコイル用導体パターンからなる第２導体層と
を備え、 前記第１導体層のコイル用導体パターンと前記第２導体
層のコイル用導体パターンとが電気的に交互に接続して
コイルを構成し、このコイルが積層面と平行な軸を有し
ていること、 を特徴とするインダクタンス素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29458592A JPH06151182A (ja) | 1992-11-02 | 1992-11-02 | インダクタンス素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29458592A JPH06151182A (ja) | 1992-11-02 | 1992-11-02 | インダクタンス素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151182A true JPH06151182A (ja) | 1994-05-31 |
Family
ID=17809688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29458592A Pending JPH06151182A (ja) | 1992-11-02 | 1992-11-02 | インダクタンス素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7607216B2 (en) | 2004-10-18 | 2009-10-27 | Murata Manufacturing Co., Ltd. | Method for manufacturing monolithic ceramic electronic component |
-
1992
- 1992-11-02 JP JP29458592A patent/JPH06151182A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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