JPH0614082A - 送信キャリア制御機能付hdlc送信回路 - Google Patents
送信キャリア制御機能付hdlc送信回路Info
- Publication number
- JPH0614082A JPH0614082A JP4168090A JP16809092A JPH0614082A JP H0614082 A JPH0614082 A JP H0614082A JP 4168090 A JP4168090 A JP 4168090A JP 16809092 A JP16809092 A JP 16809092A JP H0614082 A JPH0614082 A JP H0614082A
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- JP
- Japan
- Prior art keywords
- transmission
- data
- signal
- output
- hdlc
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- Pending
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Abstract
(57)【要約】
【目的】HDLCを使用した通信網の送信側においてデ
ータ状無効である7ビット以上連続した1の出力を禁止
し、有効なデータのみを外部に出力し効率の良い回線使
用を可能とする。 【構成】送信データ5を監視する有効データ検出部10
は、送信データ5が連続した1の状態からHDLCフレ
ームへと変化したことを検出した場合に有効デーア開始
信号12を出力する。無効データ検出部11は、7ビッ
ト以上連続した1を検出すると、有効データ終了信号1
3を出力する。送信キャリア出力部14は、有効データ
開始信号12が送信開始を示した時から現在の送信デー
タ5が有効であるとして送信キャリア信号をオンとして
外部へのデータ出力を許可し、有効データ終了信号13
が送信終了を示した時から現在の送信データが5が無効
であるとして送信キャリア信号をオフとして外部へのデ
ータ出力を禁止する。
ータ状無効である7ビット以上連続した1の出力を禁止
し、有効なデータのみを外部に出力し効率の良い回線使
用を可能とする。 【構成】送信データ5を監視する有効データ検出部10
は、送信データ5が連続した1の状態からHDLCフレ
ームへと変化したことを検出した場合に有効デーア開始
信号12を出力する。無効データ検出部11は、7ビッ
ト以上連続した1を検出すると、有効データ終了信号1
3を出力する。送信キャリア出力部14は、有効データ
開始信号12が送信開始を示した時から現在の送信デー
タ5が有効であるとして送信キャリア信号をオンとして
外部へのデータ出力を許可し、有効データ終了信号13
が送信終了を示した時から現在の送信データが5が無効
であるとして送信キャリア信号をオフとして外部へのデ
ータ出力を禁止する。
Description
【0001】
【産業上の利用分野】本発明は送信キャリア制御機能付
HDLC(High Level DataLink
Control procedure,ハイレベルデー
タリンク送信制御手順)送信回路に関し、特に送信キャ
リア信号のオン・オフを介して信号出力のオン・オフを
制御する送信キャリア制御機能付HDLC送信回路に関
する。
HDLC(High Level DataLink
Control procedure,ハイレベルデー
タリンク送信制御手順)送信回路に関し、特に送信キャ
リア信号のオン・オフを介して信号出力のオン・オフを
制御する送信キャリア制御機能付HDLC送信回路に関
する。
【0002】
【従来の技術】従来のHDLC送信回路図2に示すよう
に、送信したいデータが存在すると送信キャリア信号8
をオンとしてこれから送信するデータが有効であること
を示し、送信要求信号3を出力するCPU1と、CPU
1の出力する送信要求信号3を入力し、送信クロック2
に同期させて送信データ5を出力し、データ送信を終了
した時に送信キャリア信号8の送出をオフとするため、
CPU1に対して送信終了信号9を出力するデータ送信
部4と、送信キャリア信号8と送信データ5とを入力
し、送信キャリア信号8がオンである場合のみ送信デー
タ5を出力データ7として外部に出力するデータ出力部
6とを有している。
に、送信したいデータが存在すると送信キャリア信号8
をオンとしてこれから送信するデータが有効であること
を示し、送信要求信号3を出力するCPU1と、CPU
1の出力する送信要求信号3を入力し、送信クロック2
に同期させて送信データ5を出力し、データ送信を終了
した時に送信キャリア信号8の送出をオフとするため、
CPU1に対して送信終了信号9を出力するデータ送信
部4と、送信キャリア信号8と送信データ5とを入力
し、送信キャリア信号8がオンである場合のみ送信デー
タ5を出力データ7として外部に出力するデータ出力部
6とを有している。
【0003】
【発明が解決しようとする課題】この従来のHDLC送
信回路では、CPUが送信キャリア信号送出オン,オフ
を制御出力しているため、送信キャリア信号がオンとな
ってから実際のデータが出力され始める間と、実際のデ
ータを出力し終えてから送信キャリア信号がオフとなる
までの間に、無効な信号が出力されてしまうという問題
点があった。
信回路では、CPUが送信キャリア信号送出オン,オフ
を制御出力しているため、送信キャリア信号がオンとな
ってから実際のデータが出力され始める間と、実際のデ
ータを出力し終えてから送信キャリア信号がオフとなる
までの間に、無効な信号が出力されてしまうという問題
点があった。
【0004】本発明の目的は上述した問題点を解決し、
送信キャリア信号がオンとなってから実際のデータが出
力されるまでの間と、実際のデータを出力し終えてから
送信リア信号がオフとなるまでの間に無効な信号が出力
されることを抑止した送信キャリア制御機能付HDLC
送信回路を提供することにある。
送信キャリア信号がオンとなってから実際のデータが出
力されるまでの間と、実際のデータを出力し終えてから
送信リア信号がオフとなるまでの間に無効な信号が出力
されることを抑止した送信キャリア制御機能付HDLC
送信回路を提供することにある。
【0005】
【課題を解決するための手段】本発明の送信キャリア制
御機能付HDLC送信回路は、端末間もしくは端末とホ
スト間の通信でHDLCを使用し、転送単位とするフレ
ーム間は全て1を設定されている回線網のHDLC回路
において、送信クロックと送信データとを入力し、HD
LCフレームの先頭を検出した時に有効データ開始信号
を出力する有効データ検出部と、送信クロックと送信デ
ータとを入力しHDLCフレームの終了を検出した時に
有効データ終了信号を出力する無効データ検出部と、前
記有効データ開始信号と前記有効データ終了信号とを入
力し前記有効データ開始信号がデータ送信の開始を示し
た時に送信キャリア信号をオンとして外部に対する前記
送信データの出力を許可し、前記有効データ終了信号が
データ送信の終了を示した時に送信キャリア信号をオフ
として外部に対する前記送信データの出力を禁止する送
信キャリア出力部とを備え、HDLCフレームが送信さ
れている時のみ外部に対する送出データの出力を許可す
る構成を有する。
御機能付HDLC送信回路は、端末間もしくは端末とホ
スト間の通信でHDLCを使用し、転送単位とするフレ
ーム間は全て1を設定されている回線網のHDLC回路
において、送信クロックと送信データとを入力し、HD
LCフレームの先頭を検出した時に有効データ開始信号
を出力する有効データ検出部と、送信クロックと送信デ
ータとを入力しHDLCフレームの終了を検出した時に
有効データ終了信号を出力する無効データ検出部と、前
記有効データ開始信号と前記有効データ終了信号とを入
力し前記有効データ開始信号がデータ送信の開始を示し
た時に送信キャリア信号をオンとして外部に対する前記
送信データの出力を許可し、前記有効データ終了信号が
データ送信の終了を示した時に送信キャリア信号をオフ
として外部に対する前記送信データの出力を禁止する送
信キャリア出力部とを備え、HDLCフレームが送信さ
れている時のみ外部に対する送出データの出力を許可す
る構成を有する。
【0006】また本発明の送信キャリア制御機能付HD
LC送信回路は、前記有効データ開始信号および前記有
効データ終了信号がそれぞれ、前記送信クロックの1ク
ロック間出力するものとした構成を有する。
LC送信回路は、前記有効データ開始信号および前記有
効データ終了信号がそれぞれ、前記送信クロックの1ク
ロック間出力するものとした構成を有する。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0008】図1は本発明の一実施例の構成を示すブロ
ック図である。図1に示す実施例は、図2に示す従来例
ほか、本発明に直接かかわり、HDLCフレームの先頭
を検出して有効データ開始信号12を出力する有効デー
タ検出部10と、HDLCフレームの終了を検出して有
効データ終了信号13を出力する無効データ検出部11
と、有効データ開始信号12がデータ伝送の開始を示す
時にデータ出力部6による外部へのデータ出力を許可
し、有効データ終了信号がデータ送信の終了を示した時
にデータ出力部6による外部へのデータ出力を禁止する
送信キャリア出力部14とを備えた構成を有する。
ック図である。図1に示す実施例は、図2に示す従来例
ほか、本発明に直接かかわり、HDLCフレームの先頭
を検出して有効データ開始信号12を出力する有効デー
タ検出部10と、HDLCフレームの終了を検出して有
効データ終了信号13を出力する無効データ検出部11
と、有効データ開始信号12がデータ伝送の開始を示す
時にデータ出力部6による外部へのデータ出力を許可
し、有効データ終了信号がデータ送信の終了を示した時
にデータ出力部6による外部へのデータ出力を禁止する
送信キャリア出力部14とを備えた構成を有する。
【0009】次に、本実施例の動作について説明する。
【0010】回線上の送信側において送信すべきデータ
が発生した場合、CPU1はデータ送信部4に対して送
信要求信号3を出力する。
が発生した場合、CPU1はデータ送信部4に対して送
信要求信号3を出力する。
【0011】データ送信部4からは、それまで全て論理
値1として設定された無効な送信データ5が.HDLC
フレーム構成の有効な送信データ5と変化し、送信クロ
ック2に同期して出力される。
値1として設定された無効な送信データ5が.HDLC
フレーム構成の有効な送信データ5と変化し、送信クロ
ック2に同期して出力される。
【0012】有効データ検出部10は送信データ5を入
力し、送信データ5が全て1である無効なデータから有
効なデータでありHDLCフレームの先頭に必ず存在す
るフラグシーケンス(01111110)パターンの最
初の0へと変化した際に、有効データ開始信号12を送
信開始として送信クロック2の1クロック間だけ出力す
る。
力し、送信データ5が全て1である無効なデータから有
効なデータでありHDLCフレームの先頭に必ず存在す
るフラグシーケンス(01111110)パターンの最
初の0へと変化した際に、有効データ開始信号12を送
信開始として送信クロック2の1クロック間だけ出力す
る。
【0013】有効データ開始信号12を入力した送信キ
ャリア出力部14は、有効データ開始信号12が送信開
始を示した際に、送信キャリア信号8をそれまでの送信
データ5が無効であることを指示するオフの状態から、
有効であることを指定するオン状態へと合させて出力す
る。
ャリア出力部14は、有効データ開始信号12が送信開
始を示した際に、送信キャリア信号8をそれまでの送信
データ5が無効であることを指示するオフの状態から、
有効であることを指定するオン状態へと合させて出力す
る。
【0014】データ出力部6は、送信データ5および送
信キャリア信号8を入力し、送信キャリア信号8がオフ
の状態である時は出力データ7をハイ・インピーダンス
とし、送信キャリア信号8がオンの状態になった時は出
力データ7として入力した送信データ5を出力する。
信キャリア信号8を入力し、送信キャリア信号8がオフ
の状態である時は出力データ7をハイ・インピーダンス
とし、送信キャリア信号8がオンの状態になった時は出
力データ7として入力した送信データ5を出力する。
【0015】また、データ送信部4が、送信すべきデー
タを全て送信し終えた場合は、データ送信部4は送信デ
ータ5を無効なデータである全ての状態とし、CPU1
に対してはデータの送信が終了したことを示す送信終了
信号9を出力する。
タを全て送信し終えた場合は、データ送信部4は送信デ
ータ5を無効なデータである全ての状態とし、CPU1
に対してはデータの送信が終了したことを示す送信終了
信号9を出力する。
【0016】無効データ検出部11は、常時送信データ
5を送信クロック2に同期させて監視しており、送信デ
ータ5がHDLCフレーム構成の有効な送信データであ
る場合は、1が連続してクビット以上は続かないことを
利用し、もし送信データ5の内容が7ビット連続して1
であった場合は、そのビット以降のデータを無効である
ものとし、無効であることを認識した時点から送信クロ
ック2の1クロック間だけ送信終了として有効データ終
了信号13を出力する。
5を送信クロック2に同期させて監視しており、送信デ
ータ5がHDLCフレーム構成の有効な送信データであ
る場合は、1が連続してクビット以上は続かないことを
利用し、もし送信データ5の内容が7ビット連続して1
であった場合は、そのビット以降のデータを無効である
ものとし、無効であることを認識した時点から送信クロ
ック2の1クロック間だけ送信終了として有効データ終
了信号13を出力する。
【0017】有効データ終了信号13を入力した送信キ
ャリア出力部14は、有効データ終了信号13が送信終
了を示した際に、送信キャリア信号8をそれまでの送信
データ5が有効であることを示すオンの状態から無効で
あることを示すオフの状態へと変化させて出力する。
ャリア出力部14は、有効データ終了信号13が送信終
了を示した際に、送信キャリア信号8をそれまでの送信
データ5が有効であることを示すオンの状態から無効で
あることを示すオフの状態へと変化させて出力する。
【0018】データ出力部6は、送信データ5および送
信キャリア信号8を入力し、それまでオン状態であった
送信キャリア信号8がオフ状態となったとき、送信デー
タ5を外部へ出力することを中止し、出力データ7をハ
イ・インピーダンスとする。
信キャリア信号8を入力し、それまでオン状態であった
送信キャリア信号8がオフ状態となったとき、送信デー
タ5を外部へ出力することを中止し、出力データ7をハ
イ・インピーダンスとする。
【0019】こうして、有効データが送信されている時
間と、送信キャリア信号がオンとなっている時間とを一
致させ、回線上に無効な信号を送出することなくデータ
の送信を行なうことができる。
間と、送信キャリア信号がオンとなっている時間とを一
致させ、回線上に無効な信号を送出することなくデータ
の送信を行なうことができる。
【0020】
【発明の効果】以上説明したように本発明は、HDLC
送信回路において、外部に送出しようとするデータを監
視しつつ、そのデータが有効である時には送信キャリア
信号をオンとして外部へのデータ出力を許可し、送出し
ようとするデータが無効である時には送信キャリア信号
をオフとして外部へのデータ出力を禁止することによ
り、有効なデータが送信されている時間と送信キャリア
信号がオンとなっている時間とを一致させて、回線上に
HDLCフレームのみを出力することができ、回線を効
率よく使用して無効なデータの外部への出力を禁止し
て、データを出力する際に生じる無駄な消費電力を抑圧
することができるという効果がある。
送信回路において、外部に送出しようとするデータを監
視しつつ、そのデータが有効である時には送信キャリア
信号をオンとして外部へのデータ出力を許可し、送出し
ようとするデータが無効である時には送信キャリア信号
をオフとして外部へのデータ出力を禁止することによ
り、有効なデータが送信されている時間と送信キャリア
信号がオンとなっている時間とを一致させて、回線上に
HDLCフレームのみを出力することができ、回線を効
率よく使用して無効なデータの外部への出力を禁止し
て、データを出力する際に生じる無駄な消費電力を抑圧
することができるという効果がある。
【0021】また、外部へのデータ力についての許可と
禁止の制御をCPUから除去することができ、CPUで
のデータ送信処理の負担を軽減することができるという
効果がある。
禁止の制御をCPUから除去することができ、CPUで
のデータ送信処理の負担を軽減することができるという
効果がある。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】従来のHDLC送信回路の構成を示すブロック
図である。
図である。
1 CPU 2 送信クロック 3 送信要求信号 4 データ送信部 5 データ送信データ 6 データ出力部 7 出力データ 8 送信キャリア信号 9 送信終了信号 10 有効データ検出部 11 無効データ検出部 12 有効データ開始信号 13 有効データ終了信号 14 送信キャリア出力部
Claims (2)
- 【請求項1】 端末間もしくは端末とホスト間の通信で
HDLCを使用し、転送単位とするフレーム間は全て1
を設定されている回線網のHDLC回路において、送信
クロックと送信データとを入力し、HDLCフレームの
先頭を検出した時に有効データ開始信号を出力する有効
データ検出部と、送信クロックと送信データとを入力し
HDLCフレームの終了を検出した時に有効データ終了
信号を出力する無効データ検出部と、前記有効データ開
始信号と前記有効データ終了信号とを入力し前記有効デ
ータ開始信号がデータ送信の開始を示した時に送信キャ
リア信号をオンとして外部に対する前記送信データの出
力を許可し、前記有効データ終了信号がデータ送信の終
了を示した時に送信キャリア信号をオフとして外部に対
する前記送信データの出力を禁止する送信キャリア出力
部とを備え、HDLCフレームが送信されている時のみ
外部に対する送出データの出力を許可することを特徴と
する送信キャリア制御機能付HDLC送信回路。 - 【請求項2】 前記有効データ開始信号および前記有効
データ終了信号がそれぞれ、前記送信クロックの1クロ
ック間出力するものとしたことを特徴とする請求項1記
載の送信キャリア制御機能付HDLC送信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4168090A JPH0614082A (ja) | 1992-06-26 | 1992-06-26 | 送信キャリア制御機能付hdlc送信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4168090A JPH0614082A (ja) | 1992-06-26 | 1992-06-26 | 送信キャリア制御機能付hdlc送信回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0614082A true JPH0614082A (ja) | 1994-01-21 |
Family
ID=15861664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4168090A Pending JPH0614082A (ja) | 1992-06-26 | 1992-06-26 | 送信キャリア制御機能付hdlc送信回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0614082A (ja) |
-
1992
- 1992-06-26 JP JP4168090A patent/JPH0614082A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010130 |