JPH0614082A - 送信キャリア制御機能付ｈｄｌｃ送信回路 - Google Patents
送信キャリア制御機能付ｈｄｌｃ送信回路Info
- Publication number
- JPH0614082A JPH0614082A JP4168090A JP16809092A JPH0614082A JP H0614082 A JPH0614082 A JP H0614082A JP 4168090 A JP4168090 A JP 4168090A JP 16809092 A JP16809092 A JP 16809092A JP H0614082 A JPH0614082 A JP H0614082A
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- Japan
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- data
- signal
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Abstract
(57)【要約】
【目的】ＨＤＬＣを使用した通信網の送信側においてデ
ータ状無効である７ビット以上連続した１の出力を禁止
し、有効なデータのみを外部に出力し効率の良い回線使
用を可能とする。 【構成】送信データ５を監視する有効データ検出部１０
は、送信データ５が連続した１の状態からＨＤＬＣフレ
ームへと変化したことを検出した場合に有効デーア開始
信号１２を出力する。無効データ検出部１１は、７ビッ
ト以上連続した１を検出すると、有効データ終了信号１
３を出力する。送信キャリア出力部１４は、有効データ
開始信号１２が送信開始を示した時から現在の送信デー
タ５が有効であるとして送信キャリア信号をオンとして
外部へのデータ出力を許可し、有効データ終了信号１３
が送信終了を示した時から現在の送信データが５が無効
であるとして送信キャリア信号をオフとして外部へのデ
ータ出力を禁止する。
ータ状無効である７ビット以上連続した１の出力を禁止
し、有効なデータのみを外部に出力し効率の良い回線使
用を可能とする。 【構成】送信データ５を監視する有効データ検出部１０
は、送信データ５が連続した１の状態からＨＤＬＣフレ
ームへと変化したことを検出した場合に有効デーア開始
信号１２を出力する。無効データ検出部１１は、７ビッ
ト以上連続した１を検出すると、有効データ終了信号１
３を出力する。送信キャリア出力部１４は、有効データ
開始信号１２が送信開始を示した時から現在の送信デー
タ５が有効であるとして送信キャリア信号をオンとして
外部へのデータ出力を許可し、有効データ終了信号１３
が送信終了を示した時から現在の送信データが５が無効
であるとして送信キャリア信号をオフとして外部へのデ
ータ出力を禁止する。
Description
【０００１】
【産業上の利用分野】本発明は送信キャリア制御機能付
ＨＤＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ ＤａｔａＬｉｎｋ
Ｃｏｎｔｒｏｌ ｐｒｏｃｅｄｕｒｅ，ハイレベルデー
タリンク送信制御手順）送信回路に関し、特に送信キャ
リア信号のオン・オフを介して信号出力のオン・オフを
制御する送信キャリア制御機能付ＨＤＬＣ送信回路に関
する。
ＨＤＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ ＤａｔａＬｉｎｋ
Ｃｏｎｔｒｏｌ ｐｒｏｃｅｄｕｒｅ，ハイレベルデー
タリンク送信制御手順）送信回路に関し、特に送信キャ
リア信号のオン・オフを介して信号出力のオン・オフを
制御する送信キャリア制御機能付ＨＤＬＣ送信回路に関
する。
【０００２】
【従来の技術】従来のＨＤＬＣ送信回路図２に示すよう
に、送信したいデータが存在すると送信キャリア信号８
をオンとしてこれから送信するデータが有効であること
を示し、送信要求信号３を出力するＣＰＵ１と、ＣＰＵ
１の出力する送信要求信号３を入力し、送信クロック２
に同期させて送信データ５を出力し、データ送信を終了
した時に送信キャリア信号８の送出をオフとするため、
ＣＰＵ１に対して送信終了信号９を出力するデータ送信
部４と、送信キャリア信号８と送信データ５とを入力
し、送信キャリア信号８がオンである場合のみ送信デー
タ５を出力データ７として外部に出力するデータ出力部
６とを有している。
に、送信したいデータが存在すると送信キャリア信号８
をオンとしてこれから送信するデータが有効であること
を示し、送信要求信号３を出力するＣＰＵ１と、ＣＰＵ
１の出力する送信要求信号３を入力し、送信クロック２
に同期させて送信データ５を出力し、データ送信を終了
した時に送信キャリア信号８の送出をオフとするため、
ＣＰＵ１に対して送信終了信号９を出力するデータ送信
部４と、送信キャリア信号８と送信データ５とを入力
し、送信キャリア信号８がオンである場合のみ送信デー
タ５を出力データ７として外部に出力するデータ出力部
６とを有している。
【０００３】
【発明が解決しようとする課題】この従来のＨＤＬＣ送
信回路では、ＣＰＵが送信キャリア信号送出オン，オフ
を制御出力しているため、送信キャリア信号がオンとな
ってから実際のデータが出力され始める間と、実際のデ
ータを出力し終えてから送信キャリア信号がオフとなる
までの間に、無効な信号が出力されてしまうという問題
点があった。
信回路では、ＣＰＵが送信キャリア信号送出オン，オフ
を制御出力しているため、送信キャリア信号がオンとな
ってから実際のデータが出力され始める間と、実際のデ
ータを出力し終えてから送信キャリア信号がオフとなる
までの間に、無効な信号が出力されてしまうという問題
点があった。
【０００４】本発明の目的は上述した問題点を解決し、
送信キャリア信号がオンとなってから実際のデータが出
力されるまでの間と、実際のデータを出力し終えてから
送信リア信号がオフとなるまでの間に無効な信号が出力
されることを抑止した送信キャリア制御機能付ＨＤＬＣ
送信回路を提供することにある。
送信キャリア信号がオンとなってから実際のデータが出
力されるまでの間と、実際のデータを出力し終えてから
送信リア信号がオフとなるまでの間に無効な信号が出力
されることを抑止した送信キャリア制御機能付ＨＤＬＣ
送信回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の送信キャリア制
御機能付ＨＤＬＣ送信回路は、端末間もしくは端末とホ
スト間の通信でＨＤＬＣを使用し、転送単位とするフレ
ーム間は全て１を設定されている回線網のＨＤＬＣ回路
において、送信クロックと送信データとを入力し、ＨＤ
ＬＣフレームの先頭を検出した時に有効データ開始信号
を出力する有効データ検出部と、送信クロックと送信デ
ータとを入力しＨＤＬＣフレームの終了を検出した時に
有効データ終了信号を出力する無効データ検出部と、前
記有効データ開始信号と前記有効データ終了信号とを入
力し前記有効データ開始信号がデータ送信の開始を示し
た時に送信キャリア信号をオンとして外部に対する前記
送信データの出力を許可し、前記有効データ終了信号が
データ送信の終了を示した時に送信キャリア信号をオフ
として外部に対する前記送信データの出力を禁止する送
信キャリア出力部とを備え、ＨＤＬＣフレームが送信さ
れている時のみ外部に対する送出データの出力を許可す
る構成を有する。
御機能付ＨＤＬＣ送信回路は、端末間もしくは端末とホ
スト間の通信でＨＤＬＣを使用し、転送単位とするフレ
ーム間は全て１を設定されている回線網のＨＤＬＣ回路
において、送信クロックと送信データとを入力し、ＨＤ
ＬＣフレームの先頭を検出した時に有効データ開始信号
を出力する有効データ検出部と、送信クロックと送信デ
ータとを入力しＨＤＬＣフレームの終了を検出した時に
有効データ終了信号を出力する無効データ検出部と、前
記有効データ開始信号と前記有効データ終了信号とを入
力し前記有効データ開始信号がデータ送信の開始を示し
た時に送信キャリア信号をオンとして外部に対する前記
送信データの出力を許可し、前記有効データ終了信号が
データ送信の終了を示した時に送信キャリア信号をオフ
として外部に対する前記送信データの出力を禁止する送
信キャリア出力部とを備え、ＨＤＬＣフレームが送信さ
れている時のみ外部に対する送出データの出力を許可す
る構成を有する。
【０００６】また本発明の送信キャリア制御機能付ＨＤ
ＬＣ送信回路は、前記有効データ開始信号および前記有
効データ終了信号がそれぞれ、前記送信クロックの１ク
ロック間出力するものとした構成を有する。
ＬＣ送信回路は、前記有効データ開始信号および前記有
効データ終了信号がそれぞれ、前記送信クロックの１ク
ロック間出力するものとした構成を有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例の構成を示すブロ
ック図である。図１に示す実施例は、図２に示す従来例
ほか、本発明に直接かかわり、ＨＤＬＣフレームの先頭
を検出して有効データ開始信号１２を出力する有効デー
タ検出部１０と、ＨＤＬＣフレームの終了を検出して有
効データ終了信号１３を出力する無効データ検出部１１
と、有効データ開始信号１２がデータ伝送の開始を示す
時にデータ出力部６による外部へのデータ出力を許可
し、有効データ終了信号がデータ送信の終了を示した時
にデータ出力部６による外部へのデータ出力を禁止する
送信キャリア出力部１４とを備えた構成を有する。
ック図である。図１に示す実施例は、図２に示す従来例
ほか、本発明に直接かかわり、ＨＤＬＣフレームの先頭
を検出して有効データ開始信号１２を出力する有効デー
タ検出部１０と、ＨＤＬＣフレームの終了を検出して有
効データ終了信号１３を出力する無効データ検出部１１
と、有効データ開始信号１２がデータ伝送の開始を示す
時にデータ出力部６による外部へのデータ出力を許可
し、有効データ終了信号がデータ送信の終了を示した時
にデータ出力部６による外部へのデータ出力を禁止する
送信キャリア出力部１４とを備えた構成を有する。
【０００９】次に、本実施例の動作について説明する。
【００１０】回線上の送信側において送信すべきデータ
が発生した場合、ＣＰＵ１はデータ送信部４に対して送
信要求信号３を出力する。
が発生した場合、ＣＰＵ１はデータ送信部４に対して送
信要求信号３を出力する。
【００１１】データ送信部４からは、それまで全て論理
値１として設定された無効な送信データ５が．ＨＤＬＣ
フレーム構成の有効な送信データ５と変化し、送信クロ
ック２に同期して出力される。
値１として設定された無効な送信データ５が．ＨＤＬＣ
フレーム構成の有効な送信データ５と変化し、送信クロ
ック２に同期して出力される。
【００１２】有効データ検出部１０は送信データ５を入
力し、送信データ５が全て１である無効なデータから有
効なデータでありＨＤＬＣフレームの先頭に必ず存在す
るフラグシーケンス（０１１１１１１０）パターンの最
初の０へと変化した際に、有効データ開始信号１２を送
信開始として送信クロック２の１クロック間だけ出力す
る。
力し、送信データ５が全て１である無効なデータから有
効なデータでありＨＤＬＣフレームの先頭に必ず存在す
るフラグシーケンス（０１１１１１１０）パターンの最
初の０へと変化した際に、有効データ開始信号１２を送
信開始として送信クロック２の１クロック間だけ出力す
る。
【００１３】有効データ開始信号１２を入力した送信キ
ャリア出力部１４は、有効データ開始信号１２が送信開
始を示した際に、送信キャリア信号８をそれまでの送信
データ５が無効であることを指示するオフの状態から、
有効であることを指定するオン状態へと合させて出力す
る。
ャリア出力部１４は、有効データ開始信号１２が送信開
始を示した際に、送信キャリア信号８をそれまでの送信
データ５が無効であることを指示するオフの状態から、
有効であることを指定するオン状態へと合させて出力す
る。
【００１４】データ出力部６は、送信データ５および送
信キャリア信号８を入力し、送信キャリア信号８がオフ
の状態である時は出力データ７をハイ・インピーダンス
とし、送信キャリア信号８がオンの状態になった時は出
力データ７として入力した送信データ５を出力する。
信キャリア信号８を入力し、送信キャリア信号８がオフ
の状態である時は出力データ７をハイ・インピーダンス
とし、送信キャリア信号８がオンの状態になった時は出
力データ７として入力した送信データ５を出力する。
【００１５】また、データ送信部４が、送信すべきデー
タを全て送信し終えた場合は、データ送信部４は送信デ
ータ５を無効なデータである全ての状態とし、ＣＰＵ１
に対してはデータの送信が終了したことを示す送信終了
信号９を出力する。
タを全て送信し終えた場合は、データ送信部４は送信デ
ータ５を無効なデータである全ての状態とし、ＣＰＵ１
に対してはデータの送信が終了したことを示す送信終了
信号９を出力する。
【００１６】無効データ検出部１１は、常時送信データ
５を送信クロック２に同期させて監視しており、送信デ
ータ５がＨＤＬＣフレーム構成の有効な送信データであ
る場合は、１が連続してクビット以上は続かないことを
利用し、もし送信データ５の内容が７ビット連続して１
であった場合は、そのビット以降のデータを無効である
ものとし、無効であることを認識した時点から送信クロ
ック２の１クロック間だけ送信終了として有効データ終
了信号１３を出力する。
５を送信クロック２に同期させて監視しており、送信デ
ータ５がＨＤＬＣフレーム構成の有効な送信データであ
る場合は、１が連続してクビット以上は続かないことを
利用し、もし送信データ５の内容が７ビット連続して１
であった場合は、そのビット以降のデータを無効である
ものとし、無効であることを認識した時点から送信クロ
ック２の１クロック間だけ送信終了として有効データ終
了信号１３を出力する。
【００１７】有効データ終了信号１３を入力した送信キ
ャリア出力部１４は、有効データ終了信号１３が送信終
了を示した際に、送信キャリア信号８をそれまでの送信
データ５が有効であることを示すオンの状態から無効で
あることを示すオフの状態へと変化させて出力する。
ャリア出力部１４は、有効データ終了信号１３が送信終
了を示した際に、送信キャリア信号８をそれまでの送信
データ５が有効であることを示すオンの状態から無効で
あることを示すオフの状態へと変化させて出力する。
【００１８】データ出力部６は、送信データ５および送
信キャリア信号８を入力し、それまでオン状態であった
送信キャリア信号８がオフ状態となったとき、送信デー
タ５を外部へ出力することを中止し、出力データ７をハ
イ・インピーダンスとする。
信キャリア信号８を入力し、それまでオン状態であった
送信キャリア信号８がオフ状態となったとき、送信デー
タ５を外部へ出力することを中止し、出力データ７をハ
イ・インピーダンスとする。
【００１９】こうして、有効データが送信されている時
間と、送信キャリア信号がオンとなっている時間とを一
致させ、回線上に無効な信号を送出することなくデータ
の送信を行なうことができる。
間と、送信キャリア信号がオンとなっている時間とを一
致させ、回線上に無効な信号を送出することなくデータ
の送信を行なうことができる。
【００２０】
【発明の効果】以上説明したように本発明は、ＨＤＬＣ
送信回路において、外部に送出しようとするデータを監
視しつつ、そのデータが有効である時には送信キャリア
信号をオンとして外部へのデータ出力を許可し、送出し
ようとするデータが無効である時には送信キャリア信号
をオフとして外部へのデータ出力を禁止することによ
り、有効なデータが送信されている時間と送信キャリア
信号がオンとなっている時間とを一致させて、回線上に
ＨＤＬＣフレームのみを出力することができ、回線を効
率よく使用して無効なデータの外部への出力を禁止し
て、データを出力する際に生じる無駄な消費電力を抑圧
することができるという効果がある。
送信回路において、外部に送出しようとするデータを監
視しつつ、そのデータが有効である時には送信キャリア
信号をオンとして外部へのデータ出力を許可し、送出し
ようとするデータが無効である時には送信キャリア信号
をオフとして外部へのデータ出力を禁止することによ
り、有効なデータが送信されている時間と送信キャリア
信号がオンとなっている時間とを一致させて、回線上に
ＨＤＬＣフレームのみを出力することができ、回線を効
率よく使用して無効なデータの外部への出力を禁止し
て、データを出力する際に生じる無駄な消費電力を抑圧
することができるという効果がある。
【００２１】また、外部へのデータ力についての許可と
禁止の制御をＣＰＵから除去することができ、ＣＰＵで
のデータ送信処理の負担を軽減することができるという
効果がある。
禁止の制御をＣＰＵから除去することができ、ＣＰＵで
のデータ送信処理の負担を軽減することができるという
効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来のＨＤＬＣ送信回路の構成を示すブロック
図である。
図である。
１ ＣＰＵ ２ 送信クロック ３ 送信要求信号 ４ データ送信部 ５ データ送信データ ６ データ出力部 ７ 出力データ ８ 送信キャリア信号 ９ 送信終了信号 １０ 有効データ検出部 １１ 無効データ検出部 １２ 有効データ開始信号 １３ 有効データ終了信号 １４ 送信キャリア出力部
Claims (2)
- 【請求項１】 端末間もしくは端末とホスト間の通信で
ＨＤＬＣを使用し、転送単位とするフレーム間は全て１
を設定されている回線網のＨＤＬＣ回路において、送信
クロックと送信データとを入力し、ＨＤＬＣフレームの
先頭を検出した時に有効データ開始信号を出力する有効
データ検出部と、送信クロックと送信データとを入力し
ＨＤＬＣフレームの終了を検出した時に有効データ終了
信号を出力する無効データ検出部と、前記有効データ開
始信号と前記有効データ終了信号とを入力し前記有効デ
ータ開始信号がデータ送信の開始を示した時に送信キャ
リア信号をオンとして外部に対する前記送信データの出
力を許可し、前記有効データ終了信号がデータ送信の終
了を示した時に送信キャリア信号をオフとして外部に対
する前記送信データの出力を禁止する送信キャリア出力
部とを備え、ＨＤＬＣフレームが送信されている時のみ
外部に対する送出データの出力を許可することを特徴と
する送信キャリア制御機能付ＨＤＬＣ送信回路。 - 【請求項２】 前記有効データ開始信号および前記有効
データ終了信号がそれぞれ、前記送信クロックの１クロ
ック間出力するものとしたことを特徴とする請求項１記
載の送信キャリア制御機能付ＨＤＬＣ送信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168090A JPH0614082A (ja) | 1992-06-26 | 1992-06-26 | 送信キャリア制御機能付ｈｄｌｃ送信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168090A JPH0614082A (ja) | 1992-06-26 | 1992-06-26 | 送信キャリア制御機能付ｈｄｌｃ送信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0614082A true JPH0614082A (ja) | 1994-01-21 |
Family
ID=15861664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168090A Pending JPH0614082A (ja) | 1992-06-26 | 1992-06-26 | 送信キャリア制御機能付ｈｄｌｃ送信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614082A (ja) |
-
1992
- 1992-06-26 JP JP4168090A patent/JPH0614082A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010130 |