JPH0613905A - Ａ／ｄコンバーター - Google Patents

Ａ／ｄコンバーター

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Publication number
JPH0613905A
JPH0613905A JP3228234A JP22823491A JPH0613905A JP H0613905 A JPH0613905 A JP H0613905A JP 3228234 A JP3228234 A JP 3228234A JP 22823491 A JP22823491 A JP 22823491A JP H0613905 A JPH0613905 A JP H0613905A
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JP
Japan
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analog
digital
converter
integrator
output
Prior art date
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Pending
Application number
JP3228234A
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English (en)
Inventor
Colin Lyden
コリン・ライデン
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KARETSUJI KOOKU, University of
University College Cork
Original Assignee
KARETSUJI KOOKU, University of
University College Cork
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Filing date
Publication date
Application filed by KARETSUJI KOOKU, University of, University College Cork filed Critical KARETSUJI KOOKU, University of
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/35—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement using redundancy
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Analogue/Digital Conversion (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)

Abstract

(57)【要約】 【目的】 動作遅延のない安価なシグマーデルタ・アナ
ログ／デジタルコンバーターを提供する事。 【構成】 アナログ変調器が、リセット回路を含むアナ
ログ積分器３、５、加算接合２、４、Ａ／Ｄ変換器６、
基準電圧±Ｖｒｅｆを供給するためのＤ／Ａ変換器７、
７で構成され、デジタルフィルターが、デジタル積分器
８、１０、加算接合９で構成されている。デジタル積分
器８、１０は、アナログ積分器３、５によるフィードバ
ック信号の処理を反復し、それによりデジタルフィルタ
ーとアナログ変調器は同時にリセットされて時間遅れが
生じない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特にシグマーデルタ・
アナログ／デジタルコンバーターに関する。
【０００２】
【従来の技術】そのようなコンバーターは、出力がデジ
タルフィルターに接続されているアナログ変調器から構
成される。アナログ変調器は、通常二つか三つの一連の
アナログ積分器を含むが、一つだけか又は三つ以上であ
っても良い。アナログ変調器は入ってくるアナログ信号
をサンプリングして、そしてサンプリングクロック周波
数により決定された周波数においてシリアルデジタル変
調信号を生成する。これは両方共デジタルフィルターに
送られ、そしてアナログ変調器内での負フィードバック
のために使われる。変調された信号は、デジタルフィル
ターで処理され、低速のパラレルデジタル出力信号を生
成する。
【０００３】現在利用可能なコンバーターにおいては、
デジタルフィルターは、単に変調信号を受信し、そして
デジタル信号を発生するための処理と記憶機能を実行す
る分離プロセッサーである。フィルターがそれ以前のイ
ンプットに関する記憶を持っているので、独立した新入
力を処理するための０．１秒迄の遅延が存在する。この
ような遅延は、家庭用のステレオサウンドシステムなど
の適用に対してはあまり重要ではない。しかしながら、
異なる信号間に何の関係もない多重通信などの適用にお
いては、そのような遅延は、マルチプレクサの動作にか
なりの遅延を引き起こすので受け入れ難いものとなる。
現在利用可能なデジタルフィルターにまつわるさらなる
問題は、それらが変調信号の高周波部分を除去すること
により送られたアナログに近似又は接近するように設計
されるので複雑で高価となることである。本発明は、こ
れらの問題を克服するためのシグマーデルタ・アナログ
／デジタルコンバーターを提供することである。
【０００４】
【発明の概要】本発明によるシグマーデルタ・アナログ
／デジタルコンバーターは、関連リセット回路と負フィ
ードバックループを有する少なくとも一つのアナログ積
分器から構成されるデジタル変調信号発生用アナログ変
調器と、変換サイクル毎に出力デジタル信号を発生する
ためのデジタルフィルターとからそのシグマーデルタ・
アナログ／デジタルコンバーターは構成されている。そ
のデジタルフィルターはアナログ変調器の出力に接続さ
れ、少なくとも第一アナログ積分器によりフィードバッ
ク信号の処理を反復するための再設定可能フィルターか
ら構成されている。
【０００５】
【実施例】本発明は次の説明により一層明白に理解され
よう。図１には、従来技術の典型的な一次型シグマーデ
ルタ・アナログ／デジタルコンバーターが示されてい
る。コンバーターはデジタルフィルターＩＩに接続され
たアナログ変調器Ｉから構成される。アナログ変調器Ｉ
はアナログ積分器ＩＶに接続された加算接合ＩＩＩから
構成され、その出力はシリアルデジタル変調信号を提供
するＡ／ＤコンバーターＶに接続されている。変調信号
はＤ／ＡコンバーターＶＩに送り帰されて、加算接合Ｉ
ＩＩ内に負フィードバックを提供する。
【０００６】動作時、アナログ積分器ＩＶはアキュムレ
ータとして働き、その出力は変調信号の正又は負の値と
なる基準電圧（通常１Ｖ）に変換される。サンプリング
周波数はクロック周波数によって決定され、そして変調
信号はこの周波数で１ビットデータストリームとなる。
デジタルフィルターＩＩは変調信号を受信し、そして周
期的間隔で１６ビットデジタル出力を出力するために信
号の記憶を含む処理動作を実行する。デジタルフィルタ
ーはコントローラーからリセット命令を受けても良く、
その命令は次の変換サイクルの準備が行われるようにメ
モリのクリアーを行わせる。これは通常約０．１秒の遅
延を引き起こす。
【０００７】図２において、参照番号１で示された本発
明によるシグマーデルタ・アナログ／デジタルコンバー
ターが示されている。コンバーター１は二次型タイプの
ものである。アナログ変調器は、出力を第二アナログ積
分器５に供給する第二アナログ加算接合４に順に接続さ
れる第一アナログ積分器３に接続された第一アナログ加
算接合２から構成される。アナログ積分器３と５はそれ
ぞれスイッチトキャパシタータイプのものであって、リ
セット回路を含む。第二アナログ積分器５の出力は、そ
のデジタル信号が“ｃｏｍｐ”として示されるサンプリ
ング周波数に対応するビット速度でシリアルデジタル信
号を出力するコンパレータ６に接続される。アナログ変
調器は、それぞれが＋／−Ｖｒｅｆの基準電圧を供給す
るために、第一と第二アナログ加算接合２と４に接続さ
れているＤ／Ａコンバーター７のペアーを含んでいる。
【０００８】デジタルフィルターは、その出力が第二デ
ジタル積分器１０に接続されているデジタル加算接合９
に接続された第一デジタル積分器８を含んでいる。アナ
ログ変調器に負のフィードバックを提供するコンパレー
タ６の出力は第一デジタル積分器８に直接的に接続さ
れ、そしてまたデジタル加算接合９の入力にも接続され
ている。デジタル積分器８と１０はリセット回路を各々
含む。
【０００９】動作時、アナログ変調器は２５４ＫＨｚ程
度の比較的に高いクロックサイクル速度で入力アナログ
信号Ｘをサンプリングする。負のフィードバック“ｃｏ
ｍｐ”は正あるいは、負の基準電圧Ｖｒｅｆとしてアナ
ログ加算接合２と４に送り帰される。フィードバックの
目的は、アナログ積分器３と５の出力Ｖ１とＶ２が小さ
く維持されることを確保することである。アナログ積分
器のゲインｋ１とｋ２は、Ｖ１とＶ２が常に＋／−Ｖｒ
ｅｆ以下となるように選択される。
【００１０】図２に示したコンバーターの各部の出力信
号は、以下のように表わすことができる。
【数式】
【００１１】変換開始時、Ｖ１とＶ２はデジタル積分器
８と１０の出力Ｄ１とＤ２となるようにゼロに設定され
る。式（ａ）から（ｄ）において、Ｄ２はＤ１と負のフ
ィードバック“ｃｏｍｐ”の関数であり、Ｄ１は負のフ
ィードバック“ｃｏｍｐ”の関数であることが解る。コ
ンバーターＩは二次型タイプであるので、ゲインｋ１と
ｋ２は０．５となるようにそれぞれ選択される。（ｅ）
から（ｆ）の式は（ａ）から（ｄ）の式を代入すること
により得られる。式（ｊ）に示されるように、入力アナ
ログ信号ＸはＶ２、Ｄ２、Ｖｒｅｆ、Ｋ１、そしてＫ２
の既知関数に等しくすることが出来る。Ｖ２が−Ｖｒｅ
ｆ〜＋Ｖｒｅｆの範囲内にある時、これは無視でき、そ
してＤ２は式（ｊ）の分母により割られたＶ２の最大エ
ラーを有するＸのデジタル表示と見なされる。このエラ
ーは定数の和と、ｎステップの場合、ｎクロックサイク
ルとの総計から得られ、和の総計はｎ（ｎ−１）／２と
なる。故に、クロックサイクルｎの場合、ＸはＶ２／
［ｋ１×ｋ２（ｎ−１）ｎ］の精度で既知となる。１２
ビット精度の場合、１２８サンプルが必要とされ、そし
て１６ビット精度の場合には、５１２サンプルが要求さ
れる。
【００１２】例えば、入力アナログ信号Ｘが−０．５〜
＋０．５Ｖの範囲に保たれ、そしてＶｒｅｆが１．０Ｖ
に保持されるならば、１２８サンプルの場合、入力のデ
ジタル推定は最大誤差０．２４６ｍＶを持つことになろ
う。デジタル積分器８と１０を接続して使用するので、
これらの積分器は、アナログ積分器３と５がこのフィー
ドバック信号を処理するのと同様な方法でフィードバッ
ク信号“ｃｏｍｐ”を処理することが理解されよう。こ
のように、デジタルフィルターはアナログ変調器により
フィードバック信号の処理を反復する。その結果、デジ
タルフィルターとアナログ変調器は同期して（パラレル
で）動作する。故に、リセット命令がコントローラから
同時に受信されると、アナログ変調器とデジタルフィル
ターの両方がそれらのリセット回路により同時にリセッ
トされる。これはシングルショット操作を与える変換サ
イクル毎に発生したものである。それ故に、変換サイク
ルの間に遅延が存在しない。これは、アナログ信号が予
想不可能的に変化したり、多くの異なる信号が、例えば
マルチプレクサなどの支援によりモニターされているよ
うなコントロール用途においては特に重要である。他の
特色は、フィードバック信号がＸを良好に表示し、そし
てそれはアナログ変調器におけるのと同様の方法で処理
されるので、良好な精度が達成されることである。デジ
タルフィルターは単純な構造のものであるので、容易に
集積回路上に集積化されることが更に理解されよう。こ
れはかなりの製造コストを縮小する。
【００１３】本発明は、図２で示された形態に限定され
ない。例えば、図３において、参照番号２０で示された
コンバーターの変形構成が示されている。図２において
説明されたものと同じ部品は同じ参照番号により識別さ
れる。コンバーター２０は第３アナログ加算接合２１と
第三アナログ積分器２２を包含する三次型のタイプのも
のである。デジタルフィルターは、対応する第３デジタ
ル加算接合２３と第三デジタル積分器２４を包含する。
それで、再びデジタルフィルターは、フィードバック信
号の処理を反復するので、それは変換サイクル毎にアナ
ログ変調器と共にリセットされる。言うまでもなく、本
発明のコンバーターは、一次元のものを含む任意の次元
のものであっても良い。第一で始まるアナログ積分器の
みでのフィードバック信号の処理はデジタルフィルター
内で反復され、精度は損なわれるが、シングルショット
操作は達成されることが解っている。それゆえに、各ア
ナログ積分器に対応するデジタル積分器が必ずしも存在
する必要はないが、これは好適な構成である。
【００１４】図４には、参照番号３０により示される本
発明の変形例の二次型コンバーターが示されている。再
び、以前の図により説明されたものと同じ部品は同参照
番号により識別される。コンバーター３０は５ビット用
の補助Ａ／Ｄコンバーター３１を包含する。コンバータ
ー３１は、各々の変換サイクルの終わりのＶ２の評価の
ための第二アナログ積分器５の出力に接続される。再び
式（ｊ）において、積分器内のＶ２の存在により引き起
こされた残余は変換サイクルの終わりのＶ２値の５ビッ
ト計算により低減される。これはＸの付加的４ビット分
解と１２８クロックサイクルでの１６ビット変換精度を
可能にする。コンバーター３１は第二デジタル積分器１
０の出力に接続された補助デジタル積分器３２に接続さ
れている。その補助デジタル積分器３２の出力はＤ３で
ある。この配置構成は非常に改善された精度を提供する
ことが理解されよう。
【００１５】本発明はどのようなタイプのシグマーデル
タ・コンバーターに適用されても良く、例えば、図５に
おいて、“フィードフォワード”タイプのシグマーデル
タ・アナログ／デジタルコンバーターの本発明の実施例
が示されている。デジタル値Ｄ２は良好な精度でＸに比
例していることが以下の式から明白となろう。 Ｖ０＝Ｘ−ｃｏｍｐ Ｖ１＝Σ（Ｖ０）＝Σ（Ｘ−ｃｏｍｐ） Ｖ２＝ΣＶ１＝ΣΣ（Ｘ−ｃｏｍｐ） ＝ΣΣΣＸ−ΣΣｃｏｍｐ Ｄ２＝ΣΣｃｏｍｐ ⇒Ｖ２＝ΣΣＸ−Ｄ２ ｜Ｖ２｜＜＜ΣΣＸ、 したがってＤ２≒ΣΣＸ ｎクロックサイクル後、ΣΣＸ＝ｎ（ｎ−１）Ｘ／２ ⇒Ｄ２∝Ｘ デジタル積分器８と９はアナログ積分器３と５によるフ
ィードバック信号“ｃｏｍｐ”の処理と同様な処理を行
うので、リセット命令が受信された時、それらは各変換
サイクルの終わりに同時にリセットされる。
【００１６】本発明は前に説明された形態に限定されな
い。例えば、アナログ変調器のフィードバック信号は単
一ビットの代わりに多ビットであっても良いことが想像
される。デジタルフィルターは一連のデジタル積分器を
包含しなくとも良いこともまた想像される。その代わり
に、ルックアップテーブルと共に処理回路がアナログ積
分器によりフィードバック信号の処理を反復するために
使用されても良い。これがソフトウェアで実行可能であ
るような数多くの方法が存在することが想像される。本
発明の重要なポイントは、リセット命令が受信される
と、アナログ変調器とデジタルフィルターが同時にリセ
ットするように、デジタルフィルターがフィードバック
信号の処理をアナログ変調器により処理を反復すること
である。アナログ変調器は変換サイクルにおけるクロッ
クサイクルの部分だけをサンプリングして、安定性を改
良しても良いことが想像される。
【図面の簡単な説明】
【図１】従来技術のシグマーデルタ・アナログ／デジタ
ルコンバーターの回路図である。
【図２】本発明の第１の実施例を示す回路図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】本発明の第４の実施例を示す回路図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 Ａ／Ｄコンバーター
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特にシグマーデルタ・
アナログ／デジタルコンバーターに関する。
【０００２】
【従来の技術】そのようなコンバーターは、出力がデジ
タルフィルターに接続されているアナログ変調器から構
成される。アナログ変調器は、通常二つか三つの一連の
アナログ積分器を含むが、一つだけか又は三つ以上であ
っても良い。アナログ変調器は入ってくるアナログ信号
をサンプリングして、そしてサンプリングクロック周波
数により決定された周波数においてシリアルデジタル変
調信号を生成する。これは両方共デジタルフィルターに
送られ、そしてアナログ変調器内での負フィードバック
のために使われる。変調された信号は、デジタルフィル
ターで処理され、低速のパラレルデジタル出力信号を生
成する。
【０００３】現在利用可能なコンバーターにおいては、
デジタルフィルターは、単に変調信号を受信し、そして
デジタル信号を発生するための処理と記憶機能を実行す
る分離プロセッサーである。フィルターがそれ以前のイ
ンプットに関する記憶を持っているので、独立した新入
力を処理するための０．１秒迄の遅延が存在する。この
ような遅延は、家庭用のステレオサウンドシステムなど
の適用に対してはあまり重要ではない。しかしながら、
異なる信号間に何の関係もない多重通信などの適用にお
いては、そのような遅延は、マルチプレクサの動作にか
なりの遅延を引き起こすので受け入れ難いものとなる。
現在利用可能なデジタルフィルターにまつわるさらなる
問題は、それらが変調信号の高周波部分を除去すること
により送られたアナログに近似又は接近するように設計
されるので複雑で高価となることである。本発明は、こ
れらの問題を克服するためのシグマーデルタ・アナログ
／デジタルコンバーターを提供することである。
【０００４】
【発明の概要】本発明によるシグマーデルタ・アナログ
／デジタルコンバーターは、関連リセット回路と負フィ
ードバックループを有する少なくとも一つのアナログ積
分器から構成されるデジタル変調信号発生用アナログ変
調器と、変換サイクル毎に出力デジタル信号を発生する
ためのデジタルフィルターとからそのシグマーデルタ・
アナログ／デジタルコンバーターは構成されている。そ
のデジタルフィルターはアナログ変調器の出力に接続さ
れ、少なくとも第一アナログ積分器によりフィードバッ
ク信号の処理を反復するための再設定可能フィルターか
ら構成されている。
【０００５】
【実施例】本発明は次の説明により一層明白に理解され
よう。図１には、従来技術の典型的な一次型シグマーデ
ルタ・アナログ／デジタルコンバーターが示されてい
る。コンバーターはデジタルフィルターＩＩに接続され
たアナログ変調器Ｉから構成される。アナログ変調器Ｉ
はアナログ積分器ＩＶに接続された加算接合ＩＩＩから
構成され、その出力はシリアルデジタル変調信号を提供
するＡ／ＤコンバーターＶに接続されている。変調信号
はＤ／ＡコンバーターＶＩに送り帰されて、加算接合Ｉ
ＩＩ内に負フィードバックを提供する。
【０００６】動作時、アナログ積分器ＩＶはアキュムレ
ータとして働き、その出力は変調信号の正又は負の値と
なる基準電圧（通常１Ｖ）に変換される。サンプリング
周波数はクロック周波数によって決定され、そして変調
信号はこの周波数で１ビットデータストリームとなる。
デジタルフィルターＩＩは変調信号を受信し、そして周
期的間隔で１６ビットデジタル出力を出力するために信
号の記憶を含む処理動作を実行する。デジタルフィルタ
ーはコントローラーからリセット命令を受けても良く、
その命令は次の変換サイクルの準備が行われるようにメ
モリのクリアーを行わせる。これは通常約０．１秒の遅
延を引き起こす。
【０００７】図２において、参照番号１で示された本発
明によるシグマーデルタ・アナログ／デジタルコンバー
ターが示されている。コンバーター１は二次型タイプの
ものである。アナログ変調器は、出力を第二アナログ積
分器５に供給する第二アナログ加算接合４に順に接続さ
れる第一アナログ積分器３に接続された第一アナログ加
算接合２から構成される。アナログ積分器３と５はそれ
ぞれスイッチトキャパシタータイプのものであって、リ
セット回路を含む。第二アナログ積分器５の出力は、そ
のデジタル信号が“ｃｏｍｐ”として示されるサンプリ
ング周波数に対応するビット速度でシリアルデジタル信
号を出力するコンパレータ６に接続される。アナログ変
調器は、それぞれが＋／−Ｖｒｅｆの基準電圧を供給す
るために、第一と第二アナログ加算接合２と４に接続さ
れているＤ／Ａコンバーター７のペアーを含んでいる。
【０００８】デジタルフィルターは、その出力が第二デ
ジタル積分器１０に接続されているデジタル加算接合９
に接続された第一デジタル積分器８を含んでいる。アナ
ログ変調器に負のフィードバックを提供するコンパレー
タ６の出力は第一デジタル積分器８に直接的に接続さ
れ、そしてまたデジタル加算接合９の入力にも接続され
ている。デジタル積分器８と１０はリセット回路を各々
含む。
【０００９】動作時、アナログ変調器は２５４ＫＨｚ程
度の比較的に高いクロックサイクル速度で入力アナログ
信号Ｘをサンプリングする。負のフィードバック“ｃｏ
ｍｐ”は正あるいは、負の基準電圧Ｖｒｅｆとしてアナ
ログ加算接合２と４に送り帰される。フィードバックの
目的は、アナログ積分器３と５の出力Ｖ１とＶ２が小さ
く維持されることを確保することである。アナログ積分
器のゲインｋ１とｋ２は、Ｖ１とＶ２が常に＋／−Ｖｒ
ｅｆ以下となるように選択される。
【００１０】図２に示したコンバーターの各部の出力信
号は、以下のように表わすことができる。
【数式】
【００１１】変換開始時、Ｖ１とＶ２はデジタル積分器
８と１０の出力Ｄ１とＤ２となるようにゼロに設定され
る。式（ａ）から（ｄ）において、Ｄ２はＤ１と負のフ
ィードバック“ｃｏｍｐ”の関数であり、Ｄ１は負のフ
ィードバック“ｃｏｍｐ”の関数であることが解る。コ
ンバーターＩは二次型タイプであるので、ゲインｋ１と
ｋ２は０．５となるようにそれぞれ選択される。（ｅ）
から（ｆ）の式は（ａ）から（ｄ）の式を代入すること
により得られる。式（ｊ）に示されるように、入力アナ
ログ信号ＸはＶ２、Ｄ２、Ｖｒｅｆ、Ｋ１、そしてＫ２
の既知関数に等しくすることが出来る。Ｖ２が−Ｖｒｅ
ｆ〜＋Ｖｒｅｆの範囲内にある時、これは無視でき、そ
してＤ２は式（ｊ）の分母により割られたＶ２の最大エ
ラーを有するＸのデジタル表示と見なされる。このエラ
ーは定数の和と、ｎステップの場合、ｎクロックサイク
ルとの総計から得られ、和の総計はｎ（ｎ−１）／２と
なる。故に、クロックサイクルｎの場合、ＸはＶ２／
［ｋ１×ｋ２（ｎ−１）ｎ］の精度で既知となる。１２
ビット精度の場合、１２８サンプルが必要とされ、そし
て１６ビット精度の場合には、５１２サンプルが要求さ
れる。
【００１２】例えば、入力アナログ信号Ｘが−０．５〜
＋０．５Ｖの範囲に保たれ、そしてＶｒｅｆが１．０Ｖ
に保持されるならば、１２８サンプルの場合、入力のデ
ジタル推定は最大誤差０．２４６ｍＶを持つことになろ
う。デジタル積分器８と１０を接続して使用するので、
これらの積分器は、アナログ積分器３と５がこのフィー
ドバック信号を処理するのと同様な方法でフィードバッ
ク信号“ｃｏｍｐ”を処理することが理解されよう。こ
のように、デジタルフィルターはアナログ変調器により
フィードバック信号の処理を反復する。その結果、デジ
タルフィルターとアナログ変調器は同期して（パラレル
で）動作する。故に、リセット命令がコントローラから
同時に受信されると、アナログ変調器とデジタルフィル
ターの両方がそれらのリセット回路により同時にリセッ
トされる。これはシングルショット操作を与える変換サ
イクル毎に発生したものである。それ故に、変換サイク
ルの間に遅延が存在しない。これは、アナログ信号が予
想不可能的に変化したり、多くの異なる信号が、例えば
マルチプレクサなどの支援によりモニターされているよ
うなコントロール用途においては特に重要である。他の
特色は、フィードバック信号がＸを良好に表示し、そし
てそれはアナログ変調器におけるのと同様の方法で処理
されるので、良好な精度が達成されることである。デジ
タルフィルターは単純な構造のものであるので、容易に
集積回路上に集積化されることが更に理解されよう。こ
れはかなりの製造コストを縮小する。
【００１３】本発明は、図２で示された形態に限定され
ない。例えば、図３において、参照番号２０で示された
コンバーターの変形構成が示されている。図２において
説明されたものと同じ部品は同じ参照番号により識別さ
れる。コンバーター２０は第３アナログ加算接合２１と
第三アナログ積分器２２を包含する三次型のタイプのも
のである。デジタルフィルターは、対応する第３デジタ
ル加算接合２３と第三デジタル積分器２４を包含する。
それで、再びデジタルフィルターは、フィードバック信
号の処理を反復するので、それは変換サイクル毎にアナ
ログ変調器と共にリセットされる。言うまでもなく、本
発明のコンバーターは、一次元のものを含む任意の次元
のものであっても良い。第一で始まるアナログ積分器の
みでのフィードバック信号の処理はデジタルフィルター
内で反復され、精度は損なわれるが、シングルショット
操作は達成されることが解っている。それゆえに、各ア
ナログ積分器に対応するデジタル積分器が必ずしも存在
する必要はないが、これは好適な構成である。
【００１４】図４には、参照番号３０により示される本
発明の変形例の二次型コンバーターが示されている。再
び、以前の図により説明されたものと同じ部品は同参照
番号により識別される。コンバーター３０は５ビット用
の補助Ａ／Ｄコンバーター３１を包含する。コンバータ
ー３１は、各々の変換サイクルの終わりのＶ２の評価の
ための第二アナログ積分器５の出力に接続される。再び
式（ｊ）において、積分器内のＶ２の存在により引き起
こされた残余は変換サイクルの終わりのＶ２値の５ビッ
ト計算により低減される。これはＸの付加的４ビット分
解と１２８クロックサイクルでの１６ビット変換精度を
可能にする。コンバーター３１は第二デジタル積分器１
０の出力に接続された補助デジタル積分器３２に接続さ
れている。その補助デジタル積分器３２の出力はＤ３で
ある。この配置構成は非常に改善された精度を提供する
ことが理解されよう。
【００１５】本発明はどのようなタイプのシグマーデル
タ・コンバーターに適用されても良く、例えば、図５に
おいて、“フィードフォワード”タイプのシグマーデル
タ・アナログ／デジタルコンバーターの本発明の実施例
が示されている。デジタル値Ｄ２は良好な精度でＸに比
例していることが以下の式から明白となろう。 Ｖ０＝Ｘ−ｃｏｍｐ Ｖ１＝Σ（Ｖ０）＝Σ（Ｘ−ｃｏｍｐ） Ｖ２＝ΣＶ１＝ΣΣ（Ｘ−ｃｏｍｐ） ＝ΣΣΣＸ−ΣΣｃｏｍｐ Ｄ２＝ΣΣｃｏｍｐ ⇒Ｖ２＝ΣΣＸ−Ｄ２ ｜Ｖ２｜＜＜ΣΣＸ、 したがってＤ２≒ΣΣＸ ｎクロックサイクル後、ΣΣＸ＝ｎ（ｎ−１）Ｘ／２ ⇒Ｄ２∝Ｘ デジタル積分器８と９はアナログ積分器３と５によるフ
ィードバック信号“ｃｏｍｐ”の処理と同様な処理を行
うので、リセット命令が受信された時、それらは各変換
サイクルの終わりに同時にリセットされる。
【００１６】本発明は前に説明された形態に限定されな
い。例えば、アナログ変調器のフィードバック信号は単
一ビットの代わりに多ビットであっても良いことが想像
される。デジタルフィルターは一連のデジタル積分器を
包含しなくとも良いこともまた想像される。その代わり
に、ルックアップテーブルと共に処理回路がアナログ積
分器によりフィードバック信号の処理を反復するために
使用されても良い。これがソフトウェアで実行可能であ
るような数多くの方法が存在することが想像される。本
発明の重要なポイントは、リセット命令が受信される
と、アナログ変調器とデジタルフィルターが同時にリセ
ットするように、デジタルフィルターがフィードバック
信号の処理をアナログ変調器により処理を反復すること
である。アナログ変調器は変換サイクルにおけるクロッ
クサイクルの部分だけをサンプリングして、安定性を改
良しても良いことが想像される。
【図面の簡単な説明】
【図１】従来技術のシグマーデルタ・アナログ／デジタ
ルコンバーターの回路図である。
【図２】本発明の第１の実施例を示す回路図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】本発明の第４の実施例を示す回路図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 シグマーデルタ・アナログ／デジタルコ
    ンバーターにおいて、関連リセット回路と負のフィード
    バックループを有する少なくとも１つ以上の一連のアナ
    ログ積分器から構成されるデジタル変調信号発生用のア
    ナログ変調器と、 変換サイクル毎の出力デジタル信号を発生するためのデ
    ジタルフィルターとから構成され、そのデジタルフィル
    ターはアナログ変調器の出力に接続され、そして少なく
    とも一つ以上のアナログ積分器によりフィードバック信
    号の処理を反復するための再設定可能フィルター手段か
    ら構成されていることを特徴とするコンバータ。
  2. 【請求項２】 フィルター手段は、対応アナログ積分器
    によるフィードバック信号の処理を反復するために接続
    されたデジタル積分器から構成されることを特徴とする
    請求項１記載のコンバータ。
  3. 【請求項３】 各アナログ積分器に対応するデジタル積
    分器を具備することを特徴とする請求項２記載のコンバ
    ータ。
  4. 【請求項４】 最終段のアナログ積分器の出力は補助マ
    ルチビットアナログ／デジタル変換器に接続されてお
    り、該変換器の出力は、最終段のデジタル積分器の出力
    に接続された補助デジタル積分器に接続されていること
    を特徴とする請求項２記載のコンバータ。
JP3228234A 1990-05-21 1991-05-21 Ａ／ｄコンバーター Pending JPH0613905A (ja)

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