JPH0613560A - シリコン層内にドープされた井戸を形成する方法 - Google Patents

シリコン層内にドープされた井戸を形成する方法

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JPH0613560A
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Abstract

(57)【要約】 【目的】 妥当な急速熱処理温度／時間条件に基いて井
戸領域を形成する。 【構成】 半導体層１４内にドープされた井戸領域を形
成する方法を説明した。半導体層１４内に少なくとも１
つのＮ形ドープ領域３０及び少なくとも１つのＰ形ドー
プ領域３６を形成する。Ｎ形ドープ領域３０はＰ形ドー
プ領域３６から分離領域によって隔てられている。酸化
物層３２（３８）、例えば二酸化シリコンをＮ形ドープ
領域３０及びＰ形ドープ領域（３６）の上に形成する
が、分離領域の上には形成しない。その後、アンモニア
の様な窒化雰囲気内で、半導体層１４を（例えば１，１
５０℃未満の温度で）加熱する。この他の構造及び方法
も説明した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は全般的に半導体装置の
製造、特に半導体層又は基板内にドープされた井戸構造
を形成する方法に関する。
【０００２】
【従来の技術及び課題】高級なＣＭＯＳ（相補形金属−
酸化物−半導体）及びＢｉＣＭＯＳ（バイポーラ及び相
補形金属−酸化物−半導体）並びに他の或る装置の技術
では、バルクのシリコン又はエピタキシャル・ウェーハ
内にドープされたＮ形又はＰ形井戸又はＮ形又はＰ形の
両方の井戸（例えば、Ｐ+ 形基板の上のＰ- 形エピタキ
シャル層又はＮ+ 形基板の上のＮ- 形エピタキシャル
層）を形成することを必要とする。この井戸の形成方法
は、硼素（Ｐ形井戸では）又は燐（Ｎ形井戸では）のイ
オン打込みをした後、不活性又は酸化雰囲気内で長い
（例えば数時間の）高温（例えば１，１００乃至１，２
００℃）の炉でのアニールを行なうことを基本とするの
が普通である。
【０００３】比較的長い炉でのアニールは、熱拡散によ
って深いＮ形及びＰ形井戸領域を形成する為に必要であ
る。井戸の接合の深さは、ソース／ドレイン接合の深さ
より少なくとも数倍も大きいのが普通である。例えば、
０．３５μｍのＣＭＯＳ技術では、１μｍの井戸−基板
接合の深さより大きい深さを持つＮ形及びＰ形井戸を必
要とすることがある。
【０００４】この井戸形成方法を単一ウェーハを基本と
する半導体工場で実施しようとすると、単一ウェーハの
井戸内方追込み方法の為に要求される時間及び温度はど
ちらかと云えば過大になる（例えば温度は１，１００乃
至１，２００℃で３０分よりも長くなる）ことがあり、
この結果製造のスループットが低くなる。この条件の為
に製造コストが負担に耐えられない程高くなることがあ
る。
【０００５】更に、拡散井戸を形成する為の従来の炉を
用いた拡散過程は、Ｎ形及びＰ形の両方のドーパントの
横方向の拡散を招き、この結果横方向のドーパントの補
償が生ずる。この様な望ましくない横方向の拡散によ
り、Ｎ形−Ｐ形井戸の最小間隔に制限が加えられ、装置
の配置の倍率を決めるのが一層困難になる。
【０００６】この結果、妥当なＲＴＰ（急速熱処理）温
度／時間条件に基づいて、必要なＮ形及びＰ形井戸領域
を形成することができる、ＲＴＰを基本として井戸形成
方法に対する要望がある。更に、Ｎ形及びＮ形井戸ドー
パントの過大な横方向の相互拡散を生ぜずに、プロセス
の温度／時間パラメータを小さくして、所望の深さを持
つ井戸を形成することができる井戸形成方法に対する要
望がある。
【０００７】
【課題を解決する為の手段及び作用】その他の目的及び
利点は一部分明らかであろうし、一部分は以下の説明か
ら明らかになろうが、半導体井戸の方法と構造を提供す
るこの発明によって達成される。
【０００８】半導体層又は基板の中にドープされた井戸
を形成する方法をここで説明する。半導体層又は基板の
中に、少なくとも１つのＮ形ドープ領域及び少なくとも
１つのＰ形ドープ領域を形成する。Ｎ形ドープ領域はＰ
形ドープ領域から分離領域によって隔てられている。酸
化物層、例えば二酸化シリコンをＮ形ドープ領域及びＰ
形ドープ領域の上に形成するが、分離領域の上には形成
しない。その後、アンモニアの様な窒化雰囲気内で半導
体層を（例えば１，１５０℃未満の温度で１０分未満の
間）加熱する。
【０００９】好ましい実施例では、第１の酸化物層（例
えばＳｉＯ2 ）、第１のポリシリコン層、第２の酸化物
層、第２のポリシリコン層及び窒化シリコン層が半導体
層又は基板の表面の上に形成される。次に窒化シリコン
層及び第２のポリシリコン層をパターンぎめしてエッチ
して、第１の井戸領域を限定する。言換えれば、第１の
井戸領域は窒化物層及び第１のポリシリコン層の残りの
部分（以下省略して単に残りの部分と呼ぶ）の下にあ
る。次に、この残りの部分に隣接して側壁スペーサ（例
えば窒化シリコンのデポジッションと反応性イオン・エ
ッチによる）を形成する。残りの部分の下にはない第２
の井戸領域が次にドープされる。第２の井戸領域の上に
選択的に酸化物層が形成される。次に残りの部分を選択
的に除去し、第１の井戸領域をドープする。次に半導体
層を窒化雰囲気内で加熱して、ドーパントが半導体層又
は基板の中に垂直方向に拡散する傾向を持つ様にする。
窒化抑制拡散（ＮＲＴ）の為に横方向のドーパントの拡
散が減少する。オキシ窒化強化拡散（ＯＮＥＤ）の為に
垂直方向のドーパントの拡散が強められる。
【００１０】この発明の１つの利点は、ドーパントが、
横方向に拡散するよりも一層高い割合で、半導体層の中
に拡散する傾向を持つことである。従って、目立つ程の
横方向の反対ドーピングが避けられ、基板の縮小した区
域内に一層品質の高い装置を製造することができる。
【００１１】更に、この発明は多重ウェーハ又は単一ウ
ェーハ処理室の何れにでも利用することができる。必要
とする妥当な時間（例えば１０分未満）及び温度（例え
ば１，１５０℃未満）の為に、この方法は大量製造の場
合にも実用的である。これは、ウェーハが一度に１つず
つ処理される為に、ウェーハ１個当たりの処理時間が決
め手となる単一ウェーハ処理装置の場合、特にそうであ
る。
【００１２】別の利点は、好ましい実施例の方法の順序
を実施する為に、１回のマイクロ製版マスク工程しか必
要としないことである。マスク工程が方法の流れの隘路
になる場合が多く、従ってマスク工程を最小限にするこ
とが望ましい。
【００１３】この発明の更に別の利点は、このマスク１
回の方法が、基板の上に平面状でない地形又は段を作ら
ずに、Ｎ形井戸及びＰ形井戸の両方の領域を形成するこ
とである。この後のマイクロ製版や工程に好ましい平面
状の装置の構造が作られる。この発明の上に述べた特徴
は、以下図面について説明するところから、更によく理
解されよう。
【００１４】
【実施例】次に現在好ましいと考えられる実施例の構成
及び使い方を詳しく説明する。然し、この発明は、広い
範囲の種々の具体的な形で実施することができる非常に
応用の多い発明概念を提供するものであることを承知さ
れたい。ここで説明する特定の実施例は、この発明を利
用する具体的な方法を例示するに過ぎず、この発明の範
囲を制約するものではない。
【００１５】この発明は係属中の米国特許出願通し番号
第８６９，４２３号（出願人控え番号ＴＩ−１６，１２
６）と関連を有する。
【００１６】次に、この発明の構成及び方法を説明す
る。好ましい実施例を最初に説明した後、変形を説明す
る。その後で応用例を簡単に述べる。
【００１７】この発明は高級な１μｍ未満のＣＭＯＳ
（相補形金属−酸化物−半導体）又はＢｉＣＭＯＳ（同
じチップ上のバイポーラ及び相補形金属−酸化物−半導
体）技術の様な技術で、Ｎ形並びに／又はＰ形井戸を形
成する為に使うことのできるＲＴＰ（急速熱処理）又は
標準的な炉処理に基づく有用で実用的な方法を提案す
る。ここで説明する方法の流れにより、Ｍｅｖ（メガ電
子ボルト）又は非常に高エネルギのイオン打込み工程を
必要とせず、そしてプロセスのスループットに重大な制
約を加えるという問題を生ぜずに、ＣＭＯＳ井戸を最適
にすることができる様にする。
【００１８】一面でみると、この方法は２つの主な特徴
を利用する。第１の特徴は、「オキシ窒化強化拡散」又
はＯＮＥＤと呼ばれる効果である。この効果をＲＴＰ井
戸内方追込みサイクルの間に使って、垂直方向に於ける
硼素及び燐の拡散を著しく強める。この効果は硼素及び
燐に対する所謂「酸化強化拡散」又はＯＥＤ効果よりず
っと強くすることができ、必要とする井戸の拡散時間及
び温度を短縮又は下げることができる。更に、ＯＥＤ方
法は、熱酸化によってシリコンが消費されるので、典型
的には望ましいことと考えられていない。これに対し
て、ＯＮＥＤ効果は消費するシリコン量が無視し得る。
【００１９】「窒化抑制拡散」又はＮＲＴと呼ばれる別
の効果も利用する。この効果は、ＲＴＰによる井戸の形
成の間、硼素及び燐の横方向の拡散度を最小限に抑える
為に使われる。これによって、横方向のドーパントの補
償が減少し且つＮ形及びＰ形井戸の横方向の拡散が減少
する為に、Ｎ形及びＰ形井戸の間の間隔を一層密にする
ことができる。
【００２０】酸化及び窒化について更に詳しいことは、
下記の論文を参照されたい。 １） ＩＥＥＥトランザクションズ・オン・エレクトロ
ン・デバイセズ誌、ＥＤ−３２巻、第２合、１９８５年
２月号、第１０６頁乃至第１２３頁所載のモズレヒ他の
論文「ＶＬＳＩ用のＳｉ及びＳｉＯ2 の熱窒化」 ２） ジャーナル・オブ・ジ・エレクトロケミカル・ソ
サイエティ誌、第１３２巻、第９号、１９８５年９月
号、第２，１８９頁乃至第２，１９７頁所載のモズレヒ
他の論文「熱窒化した二酸化シリコン（ニトロキサイ
ド）の組成研究」 ３） アプライド・フィジックス・レターズ誌、４７
（１０）１９８５年１１月１５日号、第１，１１３頁乃
至第１，１１５頁所載のモズレヒ他の論文「薄いニトロ
キサイド誘電体用のＳｉＯ2 の急速熱窒化」
【００２１】ここで提案するＲＴＰ及び標準的な炉に基
づくＣＭＯＳ井戸形成方法は、標準的なＣＭＯＳ及びＢ
ｉＣＭＯＳ技術と完全に両立性を持つ。井戸の電気的な
特性（例えば、結晶の品質）は、従来のＣＭＯＳ井戸と
劣らない位良好であると予想される。ここで説明する方
法の流れでは、Ｎ形及びＰ形の両方の井戸を形成する為
に、１つのマイクロ製版マスクしか使わない。
【００２２】プロセスの流れを説明する為に使う例で
は、Ｎ形及びＰ形の両方の井戸がＰ-エピタキシャル／
Ｐ+ ウェーハ上に形成されると仮定する。エピタキシャ
ル材料を使うことは、ＣＭＯＳのラッチアップに対する
免疫性の為に非常に役立つものとして知られている。こ
こで提案する流れを説明する為、目的は、Ｐ- ／Ｐ+ エ
ピタキシャル・ウェーハ上に深さ１．０乃至１．５μｍ
の井戸を形成することであると仮定する。典型的には、
エピタキシャル半導体の厚さは２乃至４μｍである。
【００２３】特定の実施例について説明するが、この発
明を種々の情況の下で実施することができることを承知
されたい。例えば、基板がバルクのシリコンであっても
よいし、あるいはバルク半導体の上に成長させたエピタ
キシャル成長層であってもよいし、あるいは任意の公知
のＳＯＩ（絶縁体上半導体技術）の様な絶縁体の上に成
長させたエピタキシャル成長層であってもよい。更に、
この方法は単一ウェーハ又は多重ウェーハ処理室で実施
することができる。
【００２４】次に好ましい実施例の方法の工程を、図１
乃至７について説明する。その後、１つの用例の断面図
を図８に示す。
【００２５】最初に図１について説明すると、半導体工
作物１０は、Ｐ+ 形シリコン基板１２を持ち、その上に
Ｐ- 形エピタキシャル層１４が形成されている。前に述
べた様に、工作物のドーピングは用途によって変わり得
る（例えばＰ形、Ｎ形、真性）。
【００２６】層１４の表面の上に酸化物層１６が形成さ
れる。好ましい実施例では、酸化物層１６は二酸化シリ
コンであって、熱酸化によって形成される。酸化物層１
４はＬＰＣＶＤ（低圧化学反応気相成長）又はＰＥＣＶ
Ｄ（プラズマ強化化学反応気相成長）によってデポジッ
トしてもよい。酸化物層１６の厚さは典型的には約１０
０乃至１，０００Åであり、厚さ約２５０Åであること
が好ましい。
【００２７】図２について説明すると、酸化物層１６の
上に半導体層１８が形成される。層１８は多結晶又は不
定形シリコンの何れであってもよく、厚さは典型的には
約２００乃至１，０００Åである。現在好ましいと考え
られる厚さは約５００Åである。
【００２８】次に化学的な酸化物の成長又は熱酸化手段
の何れかにより、ポリシリコン層１８の上に薄い（例え
ば約２０乃至１００Åの）酸化物層２０を形成する。
【００２９】次に、標準的な方法を用いて、比較的厚い
ポリシリコン層２２を形成する。例えば、ＬＰＣＶＤ過
程を実施することができる。ポリシリコン層２２の厚さ
は約８，０００乃至２０，０００Åであり、約１０，０
００Åの厚さであることが好ましい。
【００３０】好ましい実施例の方法の流れにおける次の
工程は、窒化シリコン（Ｓｉ3 Ｎ4）の上側層２４を形
成することである。一例では、窒化物層２４はＬＰＣＶ
Ｄ又はＰＥＣＶＤによって形成することができる。層２
４の厚さは典型的には２，０００乃至６，０００Åであ
り、約５，０００Åの厚さであることが好ましい。
【００３１】次に窒化物層２４及びポリシリコン層２２
を場合によってはＣＭＯＳ井戸マスク（図面に示してな
い）を用いてパターンぎめする。次に上側の窒化物２４
及び上側のポリシリコン層２２の異方性エッチを実施し
て、図２に示す構造を作る。このエッチ工程の間、薄手
の内側の酸化物層２０がエッチ・ストッパとして作用す
る。この実施例では、層２２，２４は、層１４内の後で
Ｐ形井戸領域となるものの上に形成されてパターンぎめ
されるが、層１４の内、層２２及び２４の下にない部分
はＮ形井戸領域である。勿論、Ｎ形及びＰ形井戸が（製
造過程の順序の点で）逆であってもよい。
【００３２】ポリシリコンの上側層（例えば厚さ約５０
０Åで図面には示してない）を窒化物層２４の上に形成
してもよい。この時、この層はこの後の工程で窒化物エ
ッチ・ストッパとして使うことができる。例えば、側壁
誘電体スペーサを形成する際、このポリシリコン・エッ
チ・ストッパ層を利用することができる。
【００３３】次に図３について説明すると、側壁スペー
サ２６を形成する。例えば、ＬＰＣＶＤ又はＰＥＣＶＤ
の何れかにより、同形の窒化物層２６をデポジットし、
その後異方性エッチによって、窒化物スペーサ２６を形
成する。
【００３４】誘電体スペーサを形成する為の過剰エッチ
過程の間、窒化物層２４の一部分がエッチングによって
除かれることが認められよう。従って、窒化物層２４の
少なくとも一部分が残ることを保証する様なこの過程の
制御が必要である。前に述べた様に、この代わりに窒化
物層２４の上にポリシリコン層（図に示してない）を設
けて、必要な場合、エッチ・ストッパとして利用するこ
とができる。
【００３５】次の工程は、燐の様なＮ形井戸ドーパント
の打込みを実施することである。この工程が図３に矢印
２８で示されている。典型的には、これは二重の打込み
であるが、単一又は三重の打込みであって、種々の量及
びエネルギで行なうことができる。これに限らないが、
砒素及びアンチモンを含めて、この他のＮ形ドーパント
を用いてもよい。層１４内の打込みをした領域が破線で
示されており、数字３０で表わされている。
【００３６】次に図３と共に図４について説明すると、
熱酸化を実施して、ポリシリコン層１８の露出部分を消
費するすると共に、酸化物領域３２を作る。公知の様
に、二酸化シリコン領域３２は、ポリシリコン層１８の
厚さの約２．２倍になる。厚手のポリシリコン層２２が
酸化されないのは、窒化物の酸化マスク層２４がある為
であることが認められよう。更に、この酸化過程は、基
板１４を酸化する前に停止する。言換えれば、ポリシリ
コン層１８の一部分だけを酸化され、基板の酸化が始ま
る前に熱酸化を停止する。
【００３７】好ましい実施例の次の工程は、短かい酸化
物釉薬除去を行なった後異方性（等方性にしないのは、
スペーサ２６を残しておく為である）選択性窒化物エッ
チ及び選択性の等方性又は異方性のポリシリコン・エッ
チを実施して、窒化物層２４及びポリシリコン２２を除
去する。この結果得られる構造が図４に示されている。
【００３８】次の工程はＰ形井戸の打込みを実施するこ
とである。この工程が図４では矢印３４によって示され
ている。典型的には、この工程は二重打込みであるか、
この代りに量及びエネルギを種々変えた単一又は三重打
込みであってもよい。好ましいＰ形ドーパントは硼素で
あるが、アルミニウム又はガリウムの様な他のドーパン
トも使える。図４では、層１４内の打込み領域を破線３
６で示してある。
【００３９】打込み過程の間、スペーサ２６が打込みマ
スクとして作用し、その為、Ｎ形領域３０及びＰ形領域
３６の間には打込みをしない領域３９がある。こう云う
打込みをしない領域３９は、井戸領域３０，３６を隔て
ているから、Ｎ形−Ｐ形井戸分離領域３９と呼ぶことが
できる。分離領域３９は、特に半導体層１４がドープさ
れている場合、選ばれたレベルまでドープすることがで
きることに注意されたい。
【００４０】ここではＮ形井戸領域３０及びＰ形井戸領
域３６とを述べているが、特定の装置の用途の必要に応
じて、領域３０，３６は両方ともＮ形井戸領域であって
も、両方ともＰ形井戸領域であってもよい。
【００４１】図５に示す様に、次の工程は、熱酸化を実
施して酸化物領域３８を成長させることである。酸化物
領域３８は典型的には約５００乃至２，０００Åに成長
させるが、この場合もポリシリコン層１８の厚さに関係
する。熱酸化は、Ｐ形井戸領域３６の上にあるポリシリ
コン層１８全体を消費する程長くすることができる。希
望によっては、この酸化工程を飛ばすことができる。こ
れは、薄い酸化物パッド１６が既にＰ形井戸領域３６の
上に存在しているからである（図５では、酸化物層１６
は酸化物領域３２又は３８の一部分として示されてい
る）。
【００４２】その後、短かい酸化物釉薬除去を実施して
から、等方性窒化物及び異方性ポリシリコン・エッチ工
程を実施する。こう云うエッチにより、スペーサ２６、
並びにスペーサの下にあったポリシリコン層１８の残り
の部分が除去される。等方性ポリシリコン・エッチの
後、短かい酸化物釉薬除去を実施して、分離領域３９の
上で、Ｎ形井戸領域３０及びＰ形井戸領域３６の間にあ
る層１４の表面上の薄い残りの酸化物を除去する。この
工程により、酸化物領域３２，３８の間に露出したシリ
コン表面４０が残る。酸化物領域３２，３８は同じ厚さ
である必要はないことに注意されたい。実際、追加の酸
化の為、酸化物領域３２の方が一層厚手になることがあ
る。
【００４３】好ましい方法の流れに於ける次の工程は、
工作物を窒化雰囲気内でアニールすることにより、ＲＴ
Ｐ又は炉での井戸の形成を実施することである。好まし
い実施例では、温度は１，１５０℃未満、好ましくは約
１，０５０乃至１，１５０℃である。典型的なアニール
時間は１０分（又は場合によっては５分）未満である。
この特徴によって、スループットの利点が得られる。好
ましい窒化雰囲気はアンモニア（ＮＨ3 ）雰囲気で構成
される。
【００４４】打込まれたＮ形及びＰ形井戸領域３０，３
６の上の酸化物領域３２，３８により、硼素及び燐に対
するＯＮＥＤ効果によって、垂直方向の拡散がかなり強
められる。然し、Ｎ形及びＰ形井戸領域３０，３６に間
にある露出したシリコン表面４０がＮＲＤ効果（露出し
たシリコン表面の直接的な窒化）によって、硼素及び燐
の横方向の拡散度を下げる。アニール工程後工作物が図
６に示されている。図６には、アンモニアでのアニール
の間のシリコン表面４０の上に形成される窒化物層４２
も示されている。
【００４５】希望によっては、短かい蒸気酸化を実施し
て、薄い窒化シリコン領域４２を消費することができ
る。その後、酸化物の釉薬除去（例えば湿式ＨＦエッ
チ）を実施して、基板１４の表面から、窒化した酸化物
領域３２，３８及びその他の被膜を除去することができ
る。この代わりに、何ら最初の蒸気酸化を使わずに、湿
式エッチを実施してもよい。この時、図７に示す基板
は、装置を製造する為の残りの処理工程を進める用意が
できている。
【００４６】Ｎ形井戸領域３０及びＰ形井戸領域３６を
含む基板１０は、非常に多数の用途に使うことができ
る。基板１０を使う用途はこの発明にとって問題ではな
いことに注意されたい。
【００４７】図８には一例としての装置の構造５０の断
面が示されている。ＣＭＯＳ装置構造５０がＰ形井戸領
域３６及びＮ形井戸領域３０を含むが、それをここに示
したのは、この発明の方法の考えられる多数の用途の１
つを例示する為である。
【００４８】この明細書ではＮ形及びＰ形井戸の両方に
ついて説明したが、この発明は同じ導電型を持つ井戸を
形成する為にも利用することができる。例えば、或る用
途でドーピング濃度の異なる２つのＰ形井戸（又は２つ
のＮ形井戸）を必要とする場合、その作業を行なう為に
この発明を利用することができる。
【００４９】この発明を図示の実施例について説明した
が、この説明はこの発明を制約するものと解してはなら
ない。当業者には、以上の説明から、図示の実施例の種
々の変更並びにこの発明のその他の実施例が容易に考え
られよう。従って、特許請求の範囲は、この様な変更又
は実施例を包括するものであることを承知されたい。
【００５０】以上の説明に関連して、この発明は更に以
下の実施態様を有する。 （１） シリコン層内にドープされたＮ形及びＰ形井戸
を形成する方法に於て、前記シリコン層内に少なくとも
１つのＮ形ドープ領域及び少なくとも１つのＰ形ドープ
領域を形成し、該Ｎ形ドープ領域は前記Ｐ形ドープ領域
からＮ形−Ｐ形井戸分離領域によって隔てられており、
前記分離領域の上面が露出した半導体面となる様に、前
記分離領域の上には設けず、前記少なくとも１つのＮ形
ドープ領域の上並びに前記少なくとも１つのＰ形ドープ
領域の上に二酸化シリコン層を形成し、窒化雰囲気内で
前記シリコン層を加熱する工程を含み、前記井戸領域内
ではドーパントの垂直方向の拡散が強められると共に、
ドーパントの前記分離領域への横方向の拡散が抑制され
るようにした方法。
【００５１】（２）（１）項に記載した方法に於て、窒
化雰囲気がアンモニア雰囲気を持つ雰囲気である方法。
【００５２】（３）（１）項に記載した方法に於て、加
熱する工程が約１，０００乃至１，１５０℃の温度に加
熱することである方法。
【００５３】（４）（１）項に記載した方法に於て、加
熱する工程が１０分未満の期間に亘って加熱することを
含む方法。
【００５４】（５）（１）項に記載した方法に於て、Ｎ
形ドープ領域が燐でドープされた領域で構成される方
法。
【００５５】（６）（１）項に記載した方法に於て、Ｐ
形ドープ領域が硼素でドープされた領域で構成される方
法。
【００５６】（７）（１）項に記載した方法に於て、シ
リコン層がエピタキシャル成長のシリコン層である方
法。
【００５７】（８）（１）項に記載した方法に於て、加
熱する工程が急速熱処理装置内で実施される方法。
【００５８】（９）（１）項に記載した方法に於て、少
なくとも１つのＮ形ドープ領域及び少なくとも１つのＰ
形ドープ領域を形成する工程が、１つのマイクロ製版パ
ターンぎめ工程だけを用いて行なわれる方法。
【００５９】（１０）シリコン層内にドープされた井戸
領域を形成する方法に於て、前記シリコン層の表面の上
に多層構造を形成し、該多層構造の一部分をエッチング
して、該多層構造の残りの部分の下に第１のドープされ
た井戸領域を限定すると共に、第２のドープされた井戸
領域を露出し、前記多層構造の残りの部分に隣接して井
戸間分離領域を形成し、前記第２の井戸のドープ領域を
ドープし、該第２のドープされた井戸領域の上に二酸化
シリコン層を形成し、前記多層構造の前記残りの部分の
少なくとも一部分を除去し、前記第１のドープされた井
戸領域をドープし、ドーパントが前記シリコン層の中に
拡散する様に、前記シリコン層を窒化雰囲気内で加熱す
る工程を含む方法。
【００６０】（１１）（１０）項に記載した方法に於
て、多層構造が第１の酸化物層、第１のポリシリコン
層、第２の酸化物層、第２のポリシリコン層及び窒化物
層で構成される方法。
【００６１】（１２）（１０）項に記載した方法に於
て、窒化雰囲気がアンモニア雰囲気を持つ雰囲気で構成
される方法。
【００６２】（１３）（１０）項に記載した方法に於
て、加熱する工程が約１，１５０℃未満の温度まで加熱
することを含む方法。
【００６３】（１４）（１０）項に記載した方法に於
て、加熱する工程が１０分未満の期間の間加熱すること
を含む方法。
【００６４】（１５）（１０）項に記載した方法に於
て、第１の井戸領域が燐でドープされた領域である方
法。
【００６５】（１６）（１５）項に記載した方法に於
て、第２の井戸領域が硼素でドープされた領域である方
法。
【００６６】（１７）（１０）項に記載した方法に於
て、シリコン層がエピタキシャル成長のシリコン層であ
る方法。
【００６７】（１８）（１０）項に記載した方法に於
て、第１の井戸領域がＮ形不純物でドープされ、第２の
井戸領域がＰ形不純物でドープされている方法。
【００６８】（１９）シリコン層内にドープされた井戸
を形成する方法に於て、該シリコン層の表面の上に第１
の二酸化シリコン層を形成し、該第１の二酸化シリコン
層の上に第１のポリシリコン層を形成し、該第１のポリ
シリコン層の上に第２の二酸化シリコン層を形成し、該
第２の二酸化シリコン層の上に第２のポリシリコン層を
形成し、該第２のポリシリコン層の上に窒化物層を形成
し、前記窒化シリコン層及び第２のポリシリコン層をエ
ッチングして、前記窒化物層の残りの部分及び第１のポ
リシリコン層の下に第１の井戸領域を限定し、前記残り
の部分に隣接して側壁スペーサを形成し、前記残りの部
分の下でないところに第２の井戸領域をドープし、該第
２の井戸領域の上に第３の二酸化シリコン層を形成し、
前記残りの部分を除去し、前記第１の井戸領域をドープ
し、ドーパントが前記シリコン層内に拡散する傾向を持
つ様に、前記シリコン層をアンモニア雰囲気内で加熱す
る工程を含む方法。
【００６９】（２０）（１９）項に記載した方法に於
て、半導体層がシリコンであり、酸化物層が二酸化シリ
コンで構成される方法。
【００７０】（２１）（２０）項に記載した方法に於
て、第１の二酸化シリコン層が熱酸化によって形成され
る方法。
【００７１】（２２）（１９）項に記載した方法に於
て、二酸化シリコン層を形成する工程、ポリシリコン層
を形成する工程及び窒化シリコン層を形成する工程がデ
ポジッション工程である方法。
【００７２】（２３）（１）項に記載した方法に於て、
前記分離領域が選ばれたレベルまでドープされる方法。
【００７３】（２４）（１）項に記載した方法に於て、
半導体層がドープされた半導体層である方法。
【００７４】（２５） 半導体層１４内にドープされた
井戸領域を形成する方法を説明した。半導体層１４内に
少なくとも１つのＮ形ドープ領域３０及び少なくとも１
つのＰ形ドープ領域３６を形成する。Ｎ形ドープ領域３
０はＰ形ドープ領域３６から分離領域によって隔てられ
ている。酸化物層３２（３８）、例えば二酸化シリコン
をＮ形ドープ領域３０及びＰ形ドープ領域（３６）の上
に形成するが、分離領域の上には形成しない。その後、
アンモニアの様な窒化雰囲気内で、半導体層１４を（例
えば１，１５０℃未満の温度で）加熱する。この他の構
成及び方法も説明した。
【図面の簡単な説明】
【図１】方法の流れの一部の段階に於ける実施例の装置
の断面図。
【図２】方法の流れの一部の段階に於ける実施例の装置
の断面図。
【図３】方法の流れの一部の段階に於ける実施例の装置
の断面図。
【図４】方法の流れの一部の段階に於ける実施例の装置
の断面図。
【図５】方法の流れの一部の段階に於ける実施例の装置
の断面図。
【図６】方法の流れの一部の段階に於ける実施例の装置
の断面図。
【図７】方法の流れの一部の段階に於ける実施例の装置
の断面図。
【図８】この発明の井戸構造を利用する一例の回路の断
面図。
【符号の説明】
１４ シリコン・エピタキシャル層 ３０ Ｎ形井戸 ３２．３８ 二酸化シリコン層 ３６ Ｐ形井戸 ３９ 分離領域 ４０ 露出したシリコン面

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 シリコン層内にドープされたＮ形及びＰ
    形井戸を形成する方法に於て、前記シリコン層内に少な
    くとも１つのＮ形ドープ領域及び少なくとも１つのＰ形
    ドープ領域を形成し、該Ｎ形ドープ領域は前記Ｐ形ドー
    プ領域からＮ形−Ｐ形井戸分離領域によって隔てられて
    おり、前記分離領域の上面が露出した半導体面となる様
    に、前記分離領域の上には設けず、前記少なくとも１つ
    のＮ形ドープ領域の上並びに前記少なくとも１つのＰ形
    ドープ領域の上に二酸化シリコン層を形成し、窒化雰囲
    気内で前記シリコン層を加熱する工程を含み、前記井戸
    領域内ではドーパントの垂直方向の拡散が強められると
    共に、ドーパントの前記分離領域への横方向の拡散が抑
    制されるようにした方法。
JP5060503A 1992-03-20 1993-03-19 シリコン層内にドープされた井戸を形成する方法 Pending JPH0613560A (ja)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514616A (en) * 1991-08-26 1996-05-07 Lsi Logic Corporation Depositing and densifying glass to planarize layers in semi-conductor devices based on CMOS structures
JPH06140396A (ja) * 1992-10-23 1994-05-20 Yamaha Corp 半導体装置とその製法
US5753564A (en) * 1992-11-24 1998-05-19 Sumitomo Metal Industries, Ltd. Method for forming a thin film of a silicon oxide on a silicon substrate, by BCR plasma
US5420056A (en) * 1994-01-14 1995-05-30 Texas Instruments Incorporated Junction contact process and structure for semiconductor technologies
US5506169A (en) * 1994-10-20 1996-04-09 Texas Instruments Incorporated Method for reducing lateral dopant diffusion
US5455204A (en) * 1994-12-12 1995-10-03 International Business Machines Corporation Thin capacitor dielectric by rapid thermal processing
KR0146080B1 (ko) * 1995-07-26 1998-08-01 문정환 반도체 소자의 트윈 웰 형성방법
US5956583A (en) * 1997-06-30 1999-09-21 Fuller; Robert T. Method for forming complementary wells and self-aligned trench with a single mask
US6683337B2 (en) * 2001-02-09 2004-01-27 Micron Technology, Inc. Dynamic memory based on single electron storage
US7119023B2 (en) * 2003-10-16 2006-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process integration of SOI FETs with active layer spacer
EP1717863B1 (en) * 2005-04-28 2011-11-02 Ixys Corporation Semiconductor power device with passivation layers
US20080169516A1 (en) * 2007-01-17 2008-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices for alleviating well proximity effects
US9472570B2 (en) * 2014-02-18 2016-10-18 Globalfoundries Inc. Diode biased body contacted transistor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
JPS58138068A (ja) * 1982-02-10 1983-08-16 Toshiba Corp 相補型ｍｏｓ半導体装置の製造方法
FR2610140B1 (fr) * 1987-01-26 1990-04-20 Commissariat Energie Atomique Circuit integre cmos et procede de fabrication de ses zones d'isolation electrique
US5021358A (en) * 1987-05-14 1991-06-04 North American Philips Corp. Signetics Division Semiconductor fabrication process using sacrificial oxidation to reduce tunnel formation during tungsten deposition
EP0304541A1 (de) * 1987-08-18 1989-03-01 Deutsche ITT Industries GmbH Verfahren zum Herstellen implantierter Wannen und Inseln von integrierten CMOS-Schaltungen
IT1223571B (it) * 1987-12-21 1990-09-19 Sgs Thomson Microelectronics Procedimento per la fabbricazione di dispositivi integrati cmos con lunghezze di porta ridotte
JPH0388363A (ja) * 1989-08-31 1991-04-12 Fujitsu Ltd 半導体装置の製造方法
US5010030A (en) * 1989-10-30 1991-04-23 Motorola, Inc. Semiconductor process using selective deposition

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DE69331481T2 (de) 2002-10-10
KR930020664A (ko) 1993-10-20

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