JPH0613491A - 多層配線基板 - Google Patents

多層配線基板

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JPH0613491A JP7641093A JP7641093A JPH0613491A JP H0613491 A JPH0613491 A JP H0613491A JP 7641093 A JP7641093 A JP 7641093A JP 7641093 A JP7641093 A JP 7641093A JP H0613491 A JPH0613491 A JP H0613491A
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Abstract

(57)【要約】 【目的】 発熱量の大きい超高速素子を実装した場合で
も、電気・熱の両特性面で優れた性能を呈する多層配線
基板を提供すること。 【構成】 窒化アルミニウムセラミック基板と、セラミ
ック基板上に、一体的に配設された有機高分子を電気絶
縁体層とする多層配線層と、前記多層配線層の表面に設
けられた電子部品搭載・実装用ダイパッドと、および前
記ダイパッドに一端が接続し、他端側が前記多層配線層
を電気的に絶縁された状態で貫通して、少なくともセラ
ミック配線基板まで延長して設けられた、搭載する電子
部品において発生する熱を効率的に放熱するための柱状
のサーマルビアからなる多層配線基板。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多層配線基板、とくに
高速・高発熱の半導体素子等を搭載・実装するのに適し
た多層配線基板に関するものである。
【０００２】
【従来の技術】近年、スーパーコンピュータは勿論のこ
と、汎用のコンピュータの分野でも高速化が要求され、
この要求に対応して、半導体素子（ＬＳＩ等）として、
ＣＭＯＳなど従来のデバイスの高速化が図られる一方、
ＥＣＬやＧａＡｓに代表される新しいデバイスも開発さ
れている。また、これらの超高速素子について、デバイ
ス本来の高速性を引き出して動作させるには、新しい構
成の配線基板、もしくは新しい実装方式が必要となって
くる。このような要求に対処する一手段として、Ｓｉ基
板もしくはセラミック基板の所定領域面上に、例えば、
ポリイミド樹脂等の絶縁層および銅系の導体パターンを
交互に積層してなる薄膜多層配線層を一体的に形成した
多層配線基板が開発されている。この多層配線基板を用
いて、前記薄膜多層配線層面のダイパッド上に、高速な
半導体素子を搭載・実装して、薄膜多層配線層との間を
電気的に接続する。また薄膜多層配線層および半導体素
子を、例えばメタルキャップ等で一体的に気密封止し、
パッケージ化している。以上のように、前記多層配線基
板の場合には、薄膜多層配線層の絶縁層として比誘電率
が約３と小さいポリイミド樹脂を用いることにより、信
号の伝播遅延時間の低減が図られ、それにより形成され
る回路の高速化ないし高性能化に対処することができ
る。
【０００３】しかしながら、上記の構成の多層配線基板
の場合には、つぎのような不都合な問題がある。すなわ
ち、高速化が図られたＣＭＯＳ等の超高速素子を実装す
る多層配線基板においては、さらに高速信号に対するす
ぐれた電気特性、および高発熱に対する良好な放熱特性
が要求されている。そこで、高速信号に対しては、ポリ
イミド樹脂系の絶縁層および銅系の導体パターン層から
なる薄膜多層配線層の構成で、また放熱性については、
パッケージの裏面に放熱フィン等を設置する構成で対応
している。しかし、前記多層配線基板の構造、あるいは
実装構造では、高速動作時における発熱を十分に放熱す
ることができないという問題がある。すなわち、高速化
が図られたＣＭＯＳ等の超高速素子は、高速動作時に数
10Ｗ程度の発熱量を呈するのに対して、薄膜多層配線層
を構成するポリイミド樹脂系の絶縁層では、信号線容量
の低減や特性インピーダンス制御のために、１層当たり
10〜30μｍの厚さが必要で、多層配線基板の場合、全体
で100 μｍを越えることになり、ポリイミド樹脂の熱伝
導率が低いので、大きな熱抵抗を呈する。したがって、
前記超高速素子の高速動作時における発熱の放熱が不十
分となり、超高速素子の本来の機能を発揮できないこと
になる。
【０００４】
【発明が解決しようとする課題】以上説明したように、
超高速素子を実装する多層配線基板においては、前記超
高速素子の高速動作時における発熱の放熱が不十分とな
り、超高速素子の本来の機能を発揮できない。
【０００５】本発明は上記の事情に対処してなされたも
ので、発熱量の大きい高速ＣＭＯＳデバイス、ＥＣＬデ
バイス、ＧａＡｓデバイス等を実装した場合でも、電気
・熱の両特性面で優れた性能を呈する多層配線基板の提
供を目的とする。
【０００６】
【課題を解決するための手段】本発明における多層配線
基板は、セラミック基板と、このセラミック基板面に配
設された有機高分子の電気絶縁体層の内部に配線が形成
されている薄膜配線層と、この薄膜配線層の表面に設け
られた電子部品搭載・実装用のダイパッド（このダイパ
ッドは設けなくても良い。以下同様とする。）と、この
ダイパッドに一端が接続し、他端が前記薄膜配線層を電
気的に絶縁された状態で貫通して少なくとも前記セラミ
ック基板まで延設された柱状のサーマルビアと、前記セ
ラミック基板面と反対の面上に設けられたヒートシンク
とからなるものである。
【０００７】本発明における第二の多層配線基板は、基
板と、この基板上に、一体的に配設された電気絶縁体層
の内部に配線が形成されている配線層と、この配線層の
表面に設けられた電子部品搭載・実装用のダイパッド
と、前記配線層の内部で熱の輸送をするため少なくとも
前記配線層を貫通して前記基板及び前記ダイパッドに接
続された柱状のサーマルビアとからなり、前記サーマル
ビアの前記基板及び前記ダイパッドに接続される端面の
うち少なくとも一方がサーマルビアの他の柱状部分の断
面より広く構成されている。
【０００８】本発明における第三の多層配線基板は、基
板と、この基板上に、一体的に配設された電気絶縁体層
の内部に配線が形成されている配線層と、この配線層の
表面に設けられた電子部品搭載・実装用のダイパッド
と、前記配線層の内部で熱の輸送をするため少なくとも
前記配線層を貫通して前記基板及び前記ダイパッドに接
触して設けられた柱状のサーマルビアとからなり、前記
サーマルビアの前記基板及び前記ダイパッドに接続され
る端面の断面積が前記サーマルビアの平均断面積よりも
大きく、次の式を満足するように設定されている。
【０００９】
【数２】 ここで、ｄ：サーマルビア最細部の断面積を正方形に換
算したときの一辺の長さ、ｄe ：サーマルビア端面がダ
イパッド（又は電子部品）および基板に接する面積を正
方形に換算したときの一辺の長さ、ｄav：サーマルビア
の平均断面積を正方形に換算したときの一辺の長さ、
Ｄ：ダイパッド（又は電子部品）と接しているサーマル
ビアの平均ピッチ、Ｌ：サーマルビアの長さ。
【００１０】
【作用】本発明における多層配線基板によれば、高速に
動作する電子部品の高速信号は、薄膜配線層が容易且つ
確実に対応し、また高速動作に伴う発熱量は、埋め込ま
れたサーマルビアを介して熱伝導率の高いセラミック基
板に熱電導されて、容易に放熱されるので、搭載・配置
される高速ＣＭＯＳデバイス、ＥＣＬデバイス、ＧａＡ
ｓデバイス等を、安定して所定の動作をさせることが可
能となる。
【００１１】本発明における第２の多層配線基板によれ
ば、基板内部あるいは半導体素子内部での水平方向の熱
伝導の一部をサーマルビア内部での熱伝導に負担させる
ことができる。サーマルビアを基板や半導体素子よりも
高い熱伝導性をもつ材料で作成することにより、水平方
向の熱伝導に伴う熱抵抗の増加を抑制することができ
る。また、サーマルビアの一部を太くすることによりサ
ーマルビア内部での垂直方向の熱伝導特性も向上し、半
導体素子の放熱特性は格段に向上する。
【００１２】本発明における第３の多層配線基板によれ
ば、基板あるいは半導体素子内部等の流れの縮小拡大の
一部をサーマルビア内部で行わせることができる。ま
た、サーマルビアの一部が太くなっているため、サーマ
ルビア内部での基板に垂直な方向の熱的な抵抗を低減す
ることもできる。
【００１３】
【実施例】つぎに、以上の本発明の多層配線基板につい
て、詳述にする。
【００１４】本発明における第一の多層配線基板は、窒
化アルミニウムやアルミナ、あるいは炭化ケイ素等を絶
縁体層とするセラミック基板、有機高分子を絶縁層とす
る薄膜多層配線層、および少なくとも薄膜多層配線層
を、電気的に絶縁された状態で、貫通して配置された柱
状のサーマルビア（熱伝導率の高い材料で構成された柱
状部材）から構成されている。前記の薄膜多層配線層を
貫通して配置されたサーマルビアは、単数でも複数本で
もよい。また、サーマルビアが電子部品又はダイパッド
面に接する全面積は、電子部品又はダイパッド面の５〜
20％程度に選択するのが好ましい。すなわち、例えば、
図２は、図１に示されるような多層配線基板を用いて、
実験的に、ダイパッド面に接するサーマルビアの全面積
のダイパッドの面積100 に対する割合（面積比％）と熱
抵抗（℃／Ｗ）との関係を求めたものである。この図２
からは、面積比が５％を越えると熱抵抗は大幅に減少
し、面積比が約20％を越えると熱抵抗は飽和し殆ど変化
しない。従って、薄膜多層配線層の配線の設計が制約さ
れること等を考慮すると、サーマルビアのダイパッド面
に接する全面積は上記した程度が好ましいといえる。さ
らに、サーマルビアを、薄膜多層配線層を貫通して、さ
らに、セラミック基板も貫通・配置させて、セラミック
基板内に内層配置されたクランド層、あるいはセラミッ
ク多層配線基板の裏面に設置された放熱フィン等のヒー
トシンクと電気的に接続する構成としてもよい。
【００１５】以上のように、本発明における第一の多層
配線基板は、熱伝導率の高い窒化アルミニウム等を絶縁
体層とするセラミック基板、高速信号に対応して設けら
れた有機高分子を絶縁層とする薄膜多層配線層、および
少なくとも薄膜多層配線層を、電気的に絶縁された状態
で、貫通して配置された柱状のサーマルビアから構成さ
れている。したがって、高速に動作する電子部品の高速
信号は、薄膜多層配線層が容易且つ確実に対応し、また
高速動作に伴う発熱量は、埋め込まれたサーマルビアを
介して熱伝導率の高い窒化アルミニウム側に熱伝導され
て、容易に放熱されるので、搭載・実装される高速ＣＭ
ＯＳデバイス、ＥＣＬデバイス、ＧａＡｓデバイス等
を、安定して所定の動作させることが可能となる。つま
り、信頼性の高い高速動作型の電子回路装置を構成する
ことができる。
【００１６】以下に図１および図３を参照して本発明の
第一の多層配線基板の実施例を説明する。 実施例１ 図１は、本発明に係る多層配線基板を用いて構成した混
成集積回路装置の、構成例の要部を断面的に示したもの
で、１は窒化アルミニウム多層配線基板で、窒化アルミ
ニウムを層間絶縁層１ａとして所用の信号配線層１ｂ、
電源配線層１ｃを内層し、またデカップリングコンデン
サーを構成する平行平板コンデンサー１ｄを内蔵した構
成となっている。２は前記窒化アルミニウム多層配線基
板１の面上に一体的に形成された薄膜多層配線層で、ポ
リイミド樹脂の層間絶縁層２ａおよび信号配線層２ｂを
交互に積層、一体化して構成されている。ここで、薄膜
多層配線層２の信号配線層２ｂは、例えば、Ａｕ，Ｃ
ｕ，Ａｌ，Ｃｒ，Ｎｉ，Ｔｉ，Ｗ，Ｍｏ等で形成されて
いる。また層間絶縁層２ａはポリイミド樹脂系の他の樹
脂、例えばポリアミド樹脂、ポリアミドイミド樹脂、ペ
ンタシクロブタン樹脂等を代わりに使用することができ
る。
【００１７】前記薄膜多層配線層２の構成には特に考慮
が払われている。すなわち、所要の電子部品３、例えば
ＬＳＩ素子を搭載する領域面（ダイパッド）２ｃ面に一
端を接続させた形で、前記薄膜多層配線層２が内層する
信号配線層２ｂとは電気的に絶縁して、単数または複数
本のサーマルビア４を貫通・埋設させてある。ここでサ
ーマルビア４の他端面は、窒化アルミニウム多層配線基
板１面に対接されている。そして、前記薄膜多層配線層
２のダイパッド２ｃ面に搭載・実装される電子部品３
は、薄膜多層配線層２面のボンディングパッド２ｄにワ
イヤーボンディングされ、薄膜多層配線層２をメタルキ
ャップ５等により、窒化アルミニウム多層配線基板１面
に封止して、混成集積回路装置を構成している。なお、
図１にて６は入出力リード、７はヒートシンクである放
熱フィンを示している。
【００１８】以上の本発明に係る多層配線基板は、つぎ
のようにして製造される。すなわち、窒化アルミニウム
グリーンシート面に、ＷまたはＭｏなどの導電ペースト
を用いて所要の配線パターンを印刷し、これらのグリー
ンシートを所要の枚数重ね合わせて積層し、同時焼成し
たのち、この多層焼結体の主面に、Ａｕ，Ｃｕ，Ａｌ，
Ｃｒ，Ｎｉ，Ｔｉ，Ｗ等の金属を１乃至２種以上を真空
蒸着やスパッタリングで着膜し、フォトリソグラフィ技
術によってパターン化して窒化アルミニウム多層配線基
板１を製造する。
【００１９】ついで、前記製造した窒化アルミニウム多
層配線基板１面上に、ポリイミド樹脂をスピンコート・
プリベークし、さらにコンタクトホールを形成してか
ら、後キュアーする。その後、前記コンタクトホール
に、例えばＣｕやＮｉをメッキ法により析出させ（サー
マルビア４の一部を形成する）、コンタクトホールを埋
めると同時に、所要の信号配線層２ｂを、後キュアーし
たポリイミド樹脂層（層間絶縁層）２ａ面に形成する。
この一連の工程を繰り返して、所要の多層配線層を備え
た薄膜多層配線層２を形成することにより、窒化アルミ
ニウム多層配線基板１およびサーマルビア４が埋め込ま
れた薄膜多層配線層２からなる多層配線基板が得られ
る。 実施例２ 図３は、本発明に係る他の多層配線基板を用いて構成し
た混成集積回路装置の要部の断面を示したもので、実施
例１と同じく１は窒化アルミニウム多層配線基板で、窒
化アルミニウム層を層間絶縁層１ａとして所用の信号配
線層１ｂ、電源配線層１ｃを内層し、またデカップリン
グコンデンサーを構成する平行平板コンデンサー１ｄを
内蔵した構成となっている。２は前記窒化アルミニウム
多層配線基板１の面上に一体的に形成された薄膜多層配
線層で、ポリイミド樹脂の層間絶縁層２ａおよび信号配
線層２ｂを交互に積層、一体化して構成されている。
【００２０】この実施例では、前記窒化アルミニウム多
層配線基板１および薄膜多層配線層２の構成に特に考慮
が払われている。すなわち、所要の電子部品３、例えば
ＬＳＩ素子を搭載する領域面（ダイパッド）２ｃ面に一
端を接続させた形で、前記薄膜多層配線部２に内層する
信号配線層２ｂ、および窒化アルミニウム多層配線基板
１に内層する信号配線層１ｂ、電源配線層１ｃとは電気
的に絶縁して、単数もしくは複数本のサーマルビア４を
貫通・埋設させてある。ここで、サーマルビア４のもう
一方の端面は、窒化アルミニウム多層配線基板１の裏面
に配設されたヒートシンクである放熱フィン７に対接さ
れている。すなわち、実施例１の構成に比べて、薄膜多
層配線層２および窒化アルミニウム多層配線基板１の両
方を貫通した形に、サーマルビア４を埋め込み配置した
点が異なっている。この構成例の場合には、サーマルビ
ア４は、放熱性に寄与するだけでなく、窒化アルミニウ
ム多層配線基板１に内層されている電源配線層１ｂや放
熱フィン７に接続することにより、基準電位の安定化な
ども容易に図り得る。すなわち、高速なＣＭＯＳデバイ
スなどの高速動作によって不安定になりやすい基準電
位、例えば接地電位を放熱フィン７からサーマルビア４
を介して、ＣＭＯＳデバイスなどをダイパッド２ｃ、も
しくは、その近傍に与えることができるので、基準電位
の安定化を図ることができる。
【００２１】前記構成の多層配線基板は、次のような手
段で容易に製造することができる。すなわち、窒化アル
ミニウムグリーンシート面の上に、通常の方法で、例え
ば、ＷやＭｏ等の導体ペーストを用いて所要の配線パタ
ーンを印刷し、これらのグリーンシートを所要枚数重ね
合わせ（積層）し、同時焼成する。この同時焼成に先立
って、前記窒化アルミニウムグリーンシートには、配線
パターンとは電気的に絶縁可能なように、いわゆるビア
ホール手段により、穿孔した孔内を例えば導電性ペース
トで充填して、サーマルビア４の一部を形成する。こう
して、同時焼成して得た多層焼結体の主面に、Ａｕ，Ｃ
ｕ，Ａｌ，Ｃｒ，Ｎｉ，Ｔｉ，Ｗ，Ｍｏなどの１種もし
くは２種以上の組合わせで真空蒸着法やスパッタリング
で着膜し、フォトリソグラフィ技法によりパターン化
し、窒化アルミニウム多層配線基板１を製造する。
【００２２】ついで、前記の窒化アルミニウム多層配線
基板１の面上に、例えば、ポリイミド樹脂をスピンコー
ト・プリベークし、さらにコンタクトホールを形成した
後、後キュアする。その後、前記のコンタクトホール
に、例えばＣｕやＮｉをメッキ法等により析出させ（サ
ーマルビアの一部を構成する）、コンタクトホールを埋
める。一方、所要の信号配線層２ｂを、後キュアしたポ
リイミド樹脂層（層間絶縁層）２ａの面上に形成する。
この一連の工程を繰り返し、所要の多層配線層を備えた
薄膜多層配線層２を形成することにより、窒化アルミニ
ウム多層配線基板１、薄膜多層配線層２および窒化アル
ミニウム多層配線基板１と薄膜多層配線層２を貫通して
埋め込まれたサーマルビア４からなる多層配線基板が得
られる。
【００２３】以上の説明から分かるように、本発明に係
る多層配線基板によれば、例えば高速ＣＭＯＳデバイ
ス、ＥＣＬやＧａＡｓデバイスを搭載・実装する配線基
板として用いた場合、標準的な薄膜多層配線層が有する
良好な電気的特性、および窒化アルミニウムセラミック
基板が持つ良好な熱特性（熱伝導性）が、より高性能化
される。すなわち、熱的には搭載・実装されたＬＳＩ素
子などが、動作により発生した熱量は、サーマルビアを
介して非常に低い熱抵抗で放熱される。一方、電気的に
は、埋め込み・配置したサーマルビア４を、薄膜多層配
線層や窒化アルミニウム多層配線基板１に内層されてい
る電源配線層や放熱フィン等のヒートシンクに接続する
ことにより、高速なＣＭＯＳデバイス等の高速動作によ
って不安定になりやすい基準電位（例えば接地電位）
を、サーマルビアを介してＣＭＯＳデバイスなどを搭載
するダイパッド、もしくはその近傍に与えることができ
るので、基準電位の安定化を容易に図ることができる。
このように、本発明に係る多層配線基板は、高速化が要
求される例えばコンピュータの実装回路装置の構成に適
するものと言える。
【００２４】本発明における第二の多層配線基板は、基
板と、この基板の面上に一体的に配設された有機高分子
を電気絶縁体層とする多層配線層、前記多層配線層の面
上に設けられた電子部品を搭載ならびに実装するための
ダイパッド、および前記多層配線層の厚さ方向にダイパ
ッドからセラミック基板まで、電気的に絶縁された状態
で、貫通している柱状のサーマルビアからなり、ここで
前記サーマルビアは基板およびダイパッドに接する端面
の少なくとも一方の断面積がサーマルビアの他の部分の
断面積より大きく設定されている。なお、ダイパッドは
設けずに、電子部品を直接多層配線層上に搭載・実装
し、サーマルビアの一端を直接電子部品に接続してもよ
い。上記の構成によれば、基板内部あるいは半導体素子
内部での水平方向に熱伝導の一部をサーマルビア内部で
の熱伝導に負担させることができる。サーマルビアを基
板や半導体素子よりも高い熱伝導性を持つ材料で作成す
ることにより、水平方向の熱伝導に伴う熱抵抗の増加を
抑制することができる。また、サーマルビアの一部を太
くすることによりサーマルビア内部での垂直方向の熱伝
導性も向上し、半導体素子の放熱特性は格段に向上す
る。以下、図示の実施例に基づいて説明する。 実施例３ 図４は、本発明の一実施例に係わる断面図である。
【００２５】図４において、発熱する半導体素子３は基
板１の表面に作成されたサーマルビア４を内部に有する
配線層２の上に取り付けられている。配線層２はポリイ
ミド樹脂等の絶縁材３ａを主として、その絶縁材２ａの
中に電気配線（図では省略）が多層に形成されている。
サーマルビア４は、これらの配線と非接触となるよう
に、配線を避けて配線層２内部に配設されている。
【００２６】本発明における第二の多層配線基板では、
サーマルビア４の形状が、図１に例示されているよう
に、基板１および半導体素子３と当接する両端が他の部
分（本体部４ｃ）と比較して太く形成された幅広部４
ａ，４ｂを有している。そしてこれらの幅広部４ａ，４
ｂで半導体素子３内部での水平方向の熱伝導の一部を負
担する構成（図４に熱の流れを矢印９で示す）となって
いる。
【００２７】このサーマルビア４は、例えば高さ100 μ
ｍ、本体部４ｃの幅50〜100 μｍ、および幅広部４ａあ
るいは４ｂの幅は、本体部４ｃよりも太い60〜400 μｍ
程度に形成されている。
【００２８】そして、例えば、サーマルビア４を銅、半
導体素子３をシリコン、基板１をアルミナで作成した場
合には、それぞれの熱伝導率は、サーマルビア４が350
Ｗ／ｍ℃、半導体素子２が150 Ｗ／ｍ℃、基板１は20Ｗ
／ｍ℃であり、水平方向の熱伝導を、最も高い熱伝導率
を持つサーマルビア４内部で行わせることによって、基
板１や半導体素子３の内部で行わせるよりも熱抵抗が極
めて小さくなり、放熱特性上有利になる。
【００２９】以上の構成の幅広部４ａ，４ｂを有するサ
ーマルビア４は例えば次のように形成することができ
る。
【００３０】まず、基板１上にサーマルビア４の材質で
ある銅、アルミニウム等をスパッタ、メッキ等により任
意の厚さに塗布する。サーマルビア４を形成しようとす
る部分にマスクを施し、他の不必要な部分の銅等をエッ
チング処理により除去する。このとき、マスクの大きさ
をサーマルビア４の幅広部４ａの大きさに設定してお
く。つぎに、エッチングで取り除いた部分にポリイミド
等の絶縁材２ａを薄く塗布する。この工程を幅広部４ａ
の厚さが得られるまで、塗布を最低１回以上繰り返して
行い、絶縁材２ａ内にサーマルビアの幅広部４ａが形成
される。
【００３１】その後、上記と同様な工程をマスクの大き
さを本体部４ｃの大きさに設定して、サーマルビア４の
本体部４ｃを幅広部４ａに連続して積み重ねるように必
要な厚みが得られるまで最低１回以上行う。なお電気的
な配線については、実施例１と同様にして行い、順次多
層配線を形成する。
【００３２】その後、再び、マスクの大きさを幅広部４
ｂの大きさに設定して、サーマルビア４の本体部４ｃに
幅広部４ｂを積み重ねるようにして連続させて形成し
て、サーマルビア４を有する配線層２が形成される。
【００３３】また、他の形成方法として、つぎに示す方
法も使用できる。
【００３４】まず、基板１上に絶縁材２ａの材質である
ポリイミド等をスパッタまたは塗布等により任意の厚さ
だけ設ける。サーマルビア４の幅広部４ａを除いてマス
キングを施し、エッチングによりサーマルビア４の形成
部分の絶縁材２ａを除去し、その凹部にサーマルビア４
を形成するための銅、アルミニウム等をスパッタ、メッ
キ等により埋め込んで付着させてサーマルビア４の幅広
部４ａを形成する。この工程を幅広部４ａの厚みが得ら
れるまで、最低１回以上行うことで、絶縁材２ａ内部に
サーマルビア４の幅広部４ａを形成される。
【００３５】その後、上記と同様な工程をマスクで覆わ
れない部分の大きさをサーマルビア４の本体部４ｃの大
きさに設定して、サーマルビア４の本体部４ｃを幅広部
４ａに連続して積み重ねるようにして必要な厚さが得ら
れるまで最低１回以上行う。
【００３６】なお、以上の工程を行う中で、電気的な配
線は実施例１と同様に、順次多層配線を形成する。
【００３７】その後、再び、マスクで覆われない部分の
大きさをサーマルビア４の幅広部４ｂの大きさに設定し
てサーマルビア４の本体部４ｃに幅広部４ｂを積み重ね
るように連続させて形成して、本発明のサーマルビア４
を有する配線層２が形成される。
【００３８】以上の実施例３に示すサーマルビア４の構
成によれば、基板１あるいは半導体素子３内部での水平
方向の熱伝導の一部をサーマルビア４の幅広部４ａ，４
ｂ内部での熱伝導により負担させることができる。サー
マルビア４を基板１（例えばアルミナ，シリコン，セラ
ミック等）や半導体素子（例えばシリコン）よりも熱伝
導性の高い材料、例えば銅、アルミニウム等で作成すれ
ば、水平方向の熱伝導に伴う熱抵抗の増加を抑制するこ
とができる。また、サーマルビア４の一部（幅広部４
ａ，４ｂ）が太くなるので、サーマルビア４内部におけ
る垂直方向の熱伝導性も向上し、半導体素子２の放熱特
性は格段に向上する。
【００３９】以上はサーマルビア４の両端に幅広部を有
する実施例について述べたが、以下にそれ以外の形状を
有する変形例について説明する。
【００４０】図５に示すサーマルビア４は、基板１に当
接する部分のみに幅広部４ａを形成し、基板１内で水平
方向に発生する熱伝達を、熱伝達率の高いサーマルビア
４の幅広部４ａに一部負担させるようにし、基板１側の
放熱特性を向上させたものである。このような構成でも
半導体素子３の放熱特性は向上する。
【００４１】図６に示すサーマルビア４は、半導体素子
３に当接する部分のみに幅広部４ｂを形成し、半導体素
子３内で水平方向に発生する熱伝達を、熱伝達率の高い
サーマルビア４の幅広部４ｂに一部負担させるように
し、半導体素子３側の放熱特性を向上させたものであ
る。このような構成でも半導体素子３の放熱特性は向上
する。
【００４２】図７は、サーマルビア４の形状をコの字型
にし、幅広部４ａ，４ｂを形成したものであり、図８
は、サーマルビア４の形状をＬ字型にし、幅広部４ｂの
みを形成したものである。図８の変形例としては、図示
は省略するが、同様にサーマルビア４の形状をＬ字型に
し、幅広部４ａのみを形成したものでもよく、いずれの
実施例も同様な作用・効果を呈する。
【００４３】図９に示すように、幅広部４ａ，４ｂをテ
ーパー状に段階的に太さを変化させるようにしても良
く、この場合も図５乃至図８に対応させて、幅広部４
ａ，４ｂの内一方だけを形成したり、片側だけ形成して
コの字型あるいはＬ字型に形成しても良く、これらの実
施例も同様な作用・効果を呈する。
【００４４】なお、本発明において、配線層２内にサー
マルビア４および電気配線を形成しているが、この他に
も能動的な実装部品、例えばトランジスタ、ダイオー
ド、さらにはＩＣ等の半導体素子を埋め込んでもよい。
また本発明のサーマルビア４は、熱の輸送を目的として
設けられているが、電気を伝える機能を兼用させてもよ
い。さらに、サーマルビア４のうち少なくとも１本は、
基板を貫通して、図示しない放熱フィン等のヒートシン
クに接続するようにしてもよい。
【００４５】以上図４乃至図９に示した実施例では、半
導体素子２はワイヤボンディング10による実装がなされ
ているが、フリップチップ等の他の実装方法でも良い。
【００４６】つぎに、本発明における第三の多層配線基
板について図10および図11に基づいて説明する。
【００４７】本発明における第三の多層配線基板は、セ
ラミック基板１と、前記セラミック基板１の面上に一体
的に配設された有機高分子を電気絶縁体層とする多層配
線層２、前記多層配線層２の面上に設けられた電子部品
３を搭載ならびに配置するためのダイパッド２ｃ（ダイ
パッド２ｃは設けなくても良い）、および前記多層配線
層の厚さ方向にダイパッド２ｃからセラミツク基板１ま
で、電気的に絶縁された状態で、貫通している柱状のサ
ーマルビア４からなり、ここで前記サーマルビアはセラ
ミック基板１およびダイパッド２ｃに接する端面の断面
積がサーマルビア４の他の部分の断面積より大きく設定
されており、前記サーマルビア４端面の断面積が次の式
を満足するように設定されている。
【００４８】
【数３】 ここで、ｄ：サーマルビア４の最細部の断面積を正方形
に換算したときの一辺の長さ、ｄe ：サーマルビア４端
面がダイパッド２ｃおよび基板１と接する面積を正方形
に換算したときの一辺の長さ、ｄav：サーマルビア４の
平均断面積を正方形に換算したときの一辺の長さ、Ｄ：
ダイパッド２ｃ下のサーマルビアの平均ピッチ、Ｌ：サ
ーマルビア４の長さ。
【００４９】図10に示すように、サーマルビア４の太さ
が一様な場合には、サーマルビア４を通る熱の流れは配
線層領域Ｂの前後の領域Ａ，Ｃで縮小拡大する。配線層
２表裏の間の熱抵抗は領域Ｂでの熱抵抗Ｒｖと領域Ａ，
Ｃでの熱の流れの縮小拡大に伴って発生する熱抵抗Ｒｅ
に分離できる。Ｒｅは図10の縦方向の熱の流れに伴う熱
抵抗の成分は含まず、横方向（水平方向）の熱移動に係
わる成分のみを抽出した熱抵抗であって、サーマルビア
４端部の拡大き主にＲｅの低減に効果がある。
【００５０】図11に示すように、サーマルビア４の両端
部を拡大した場合には、端部拡大による熱抵抗の低減量
を、端部を拡大しない場合の熱抵抗Ｒｅを基準として表
すと、無次元熱抵抗低減量ΔＲ* を、
【００５１】
【数４】 のように定義する。ただし、（Ｒe ）de=d は、端部が
広がっていないサーマルビア４における、すなわちｄｅ
＝ｄの場合の熱の流れの縮小拡大に起因する熱抵抗を表
す。
【００５２】評価関数 Ｆ＝ΔＲ* ／Ａ* を考える。ただし、Ａ* はチップ下の領域で、サーマル
ビア４が占有する面積比率で、例えばサーマルビア４が
ピッチＤで碁盤目状に並んでいるときは、 Ａ* ＝（ｄｅ／Ｄ）2 である。数値解析によるＦの計算結果は図12のようにな
る。Ｆが各種端部拡大部の高さｈにおけるピーク値の半
分までの領域を許容範囲とすると、 0.045 ＜Ａ* ＜0.19ｈ* ＋0.34 ただし、 ｈ* ＝ｈ／ｄ が得られる。上式左辺の限界値0.045 はグラフの傾きが
大きく、ｈ* の依存性が小さく、一定値と見なすことが
できる。
【００５３】本発明によれば、基板１あるいは半導体素
子３内部等の熱の流れの縮小拡大の一部をサーマルビア
４内部で行わせることができる。サーマルビア４は基板
１や半導体素子３より熱伝導率の高い材料で構成される
ので、熱の流れの縮小拡大に伴う熱的な抵抗を低減する
ことができる。また、サーマルビア４の一部が太くなる
ため、サーマルビア４内部での基板１に垂直な方向の熱
的な抵抗も低減することができる。 実施例４ 以下本発明を図11および図13に基づいて実施例を説明す
る。図13は本発明に係わる実施例に係る断面図である。
発熱する半導体素子３がサーマルビア４を持つ配線層２
表面のダイパッド２ｃにマウント材３′により取り付け
られる。サーマルビア４は両端あるいは片端が広げら
れ、基板１や半導体素子３内部等での熱の流れの縮小拡
大に伴う熱的な抵抗を一部負担する。
【００５４】例えば、サーマルビア４が銅製の長さＬ＝
100 μｍ、ｄ＝50μｍ角の正方形柱でピッチＤ＝250 μ
ｍ、絶縁体２ａがポリイミドの配線層２が窒化アルミニ
ウム製の基板１上に作成されている場合は、サーマルビ
ア４の両端の長さｈ＝10μｍの領域の断面をｄｅ＝80μ
ｍ角に拡張することにより、熱の縮小拡大に伴う熱的な
抵抗Ｒｅを0.4 倍に低減することができる。
【００５５】
【発明の効果】以上のように、本発明によれば、熱的な
抵抗の小さい配線層ができ、半導体素子の熱を良好に基
板に伝えることができる。これにより発熱量の大きいＣ
ＭＯＳ等の超高速素子を実装した場合でも、十分満足す
ることのできる放熱が可能となり、電気特性ならびに熱
特性の両面で優れた多層配線基板を提供することが可能
となった。
【図面の簡単な説明】
【図１】 本発明に係る多層配線基板を用いた混成集積
回路装置の要部構成例を示す断面図。
【図２】 本発明に係る多層配線基板において、薄膜多
層配線部に貫通して埋め込み、配置したサーマルビアの
断面積比と熱抵抗の関係を示す曲線図。
【図３】 本発明に係る他の多層配線基板を用いた混成
集積回路装置の要部構成例を示す断面図。
【図４】 本発明の多層配線基板におけるサーマルビア
の一実施例に係る断面図。
【図５】 本発明の多層配線基板におけるサーマルビア
の他の実施例に係る断面図。
【図６】 本発明の多層配線基板におけるサーマルビア
の他の実施例に係る断面図。
【図７】 本発明の多層配線基板におけるサーマルビア
の他の実施例に係る断面図。
【図８】 本発明の多層配線基板におけるサーマルビア
の他の実施例に係る断面図。
【図９】 本発明の多層配線基板におけるサーマルビア
の他の実施例に係る断面図。
【図１０】 本発明の多層配線基板における断面積の一
様なサーマルビアを使用した場合の熱の流れを示した
図。
【図１１】 本発明の端面断面積が広く設定されたサー
マルビアを使用した多層配線基板の解析モデル（断面
図）。
【図１２】 図11に示す解析モデルを使用した数値解析
による評価関数の挙動。
【図１３】 図11に示す端面断面積が広く設定されたサ
ーマルビアを使用した多層配線基板の実施例。
【符号の説明】
１…窒化アルミニウム多層配線基板（セラミック基板） １ａ，２ａ…層間絶縁層 １ｂ…信号配線層 １ｃ…電源配線層 １ｄ…平行平板コンデンサ ２…薄膜多層配線層 ２ｂ…信号配線層 ２ｃ…ダイパッド ２ｄ…ポンディングパッド ３…電子部品 ４…サーマルビア ７…放熱フィン（ヒートシンク）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 23/36 Ｄ (72)発明者 宮城 武史 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 松本 一広 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 セラミック基板と、このセラミック基板
    の第１の面に配設された有機高分子の電気絶縁体層の内
    部に配線が形成されている薄膜配線層と、この薄膜配線
    層の表面に設けられた電子部品と、この電子部品に一端
    が接続し、他端が前記薄膜配線層を電気的に絶縁された
    状態で貫通して、少なくとも前記セラミック基板まで延
    設された柱状のサーマルビアと、前記セラミック基板の
    第１の面と反対の第２の面上に設けられたヒートシンク
    とを具備してなることを特徴とする多層配線基板。
  2. 【請求項２】 前記薄膜配線層の表面に前記電子部品を
    搭載・実装するためのダイパッドを有し、前記電子部品
    に代えて前記ダイパッドに前記サーマルビアの一端が接
    続されることを特徴とする請求項１記載の多層配線基
    板。
  3. 【請求項３】 前記セラミック基板は、窒化アルミニウ
    ムを電気絶縁体層とし、内部に配線が形成された多層配
    線層からなることを特徴とする請求項１記載の多層配線
    基板。
  4. 【請求項４】 前記サーマルビアのうち、少なくとも１
    本は、前記セラミック基板を貫通して、前記ヒートシン
    クに接するように設けられていることを特徴とする請求
    項１記載の多層配線基板。
  5. 【請求項５】 基板と、この基板上に、一体的に配設さ
    れた電気絶縁体層の内部に配線が形成されている配線層
    と、この配線層の表面に設けられた電子部品と、前記配
    線層の内部で熱の輸送をするため少なくとも前記配線層
    を貫通して前記基板及び前記電子部品に接続された柱状
    のサーマルビアとからなり、前記サーマルビアの前記基
    板及び前記電子部品に接続される端面のうち少なくとも
    一方がサーマルビアの他の柱状部分の断面より広く構成
    されていることを特徴とする多層配線基板。
  6. 【請求項６】 前記配線層の表面に前記電子部品を搭載
    ・実装するためのダイパッドを有し、前記電子部品に代
    えて前記ダイパッドに前記サーマルビアの一端が接続さ
    れることを特徴とする請求項５記載の多層配線基板。
  7. 【請求項７】 基板と、この基板上に、一体的に配設さ
    れた電気絶縁体層の内部に配線が形成されている配線層
    と、この配線層の表面に設けられた電子部品と、前記配
    線層の内部で熱の輸送をするため少なくとも前記配線層
    を貫通して前記基板及び前記電子部品に接続された柱状
    のサーマルビアとからなり、前記サーマルビアの前記基
    板及び前記電子部品に接続される端面の断面積が前記サ
    ーマルビアの平均断面積よりも大きく、次の式を満足す
    るように設定されていることを特徴とする多層配線基
    板。 【数１】 ここで、ｄ：サーマルビアの最細部の断面積を正方形に
    換算したときの一辺の長さ、ｄe ：サーマルビア端面が
    電子部品および基板と接する面積を正方形に換算したと
    きの一辺の長さ、ｄav：サーマルビアの平均断面積を正
    方形に換算したときの一辺の長さ、Ｄ：電子部品下のサ
    ーマルビアの平均ピッチ、Ｌ：サーマルビアの長さ。
  8. 【請求項８】 前記配線層の表面に前記電子部品を搭載
    ・実装するためのダイパッドを有し、前記電子部品に代
    えて前記ダイパッドに前記サーマルビアの一端が接続さ
    れることを特徴とする請求項７記載の多層配線基板。
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