JPH0612865A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
- Publication number
- JPH0612865A JPH0612865A JP5119368A JP11936893A JPH0612865A JP H0612865 A JPH0612865 A JP H0612865A JP 5119368 A JP5119368 A JP 5119368A JP 11936893 A JP11936893 A JP 11936893A JP H0612865 A JPH0612865 A JP H0612865A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- ras
- dynamic ram
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【構成】 ＣＰＵ１０１とダイナミックＲＡＭアレイ１
１５とシステムロジック１１０とを備えるマイクロプロ
セッサシステムにおいて、ダイナミックＲＡＭに対して
ＲＡＳオンリーリフレッシュを実行したとき、ＲＡＳオ
ンリーリフレッシュをＣＡＳビフォアＲＡＳリフレッシ
ュに変換するためのリフレッシュ変換回路１１１を設け
る。 【効果】 消費電流をきわめて低く抑えることが可能と
なり、ダイナミックＲＡＭの低消費電流でのデータ保持
が可能となる。さらにそのうえ、従来機との互換性を保
つことができる。
１５とシステムロジック１１０とを備えるマイクロプロ
セッサシステムにおいて、ダイナミックＲＡＭに対して
ＲＡＳオンリーリフレッシュを実行したとき、ＲＡＳオ
ンリーリフレッシュをＣＡＳビフォアＲＡＳリフレッシ
ュに変換するためのリフレッシュ変換回路１１１を設け
る。 【効果】 消費電流をきわめて低く抑えることが可能と
なり、ダイナミックＲＡＭの低消費電流でのデータ保持
が可能となる。さらにそのうえ、従来機との互換性を保
つことができる。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピータ
の記憶素子として用いるダイナミックＲＡＭ（ランダム
・アクセス・メモリ）のリフレッシュ方法変換回路に関
する。
の記憶素子として用いるダイナミックＲＡＭ（ランダム
・アクセス・メモリ）のリフレッシュ方法変換回路に関
する。
【０００２】
【従来技術およびその課題】パーソナルコンピュータの
主記憶素子として、記憶容量に対する単価の面で有利な
ダイナミックＲＡＭの採用が一般化し、半導体の技術進
歩に伴ってその記憶容量は増大し、パーソナルコンピュ
ータの小型・薄型化に貢献している。
主記憶素子として、記憶容量に対する単価の面で有利な
ダイナミックＲＡＭの採用が一般化し、半導体の技術進
歩に伴ってその記憶容量は増大し、パーソナルコンピュ
ータの小型・薄型化に貢献している。
【０００３】ダイナミックＲＡＭは、記憶データを保持
するためにリフレッシュという動作を定期的に行う必要
がある。
するためにリフレッシュという動作を定期的に行う必要
がある。
【０００４】従来のパーソナルコンピュータにおいて
は、ＣＡＳ（コラム・アドレス・ストローブ）信号を高
レベルにし、アドレス端子にリフレッシュアドレスを加
えながらＲＡＳ（ロー・アドレス・ストローブ）信号を
動かして、すべてのリフレッシュアドレスを選択してリ
フレッシュを行う、ＲＡＳオンリーリフレッシュが最も
標準的に採用され、これがダイナミックＲＡＭを使用し
たシステム共通のリフレッシュ方法である。
は、ＣＡＳ（コラム・アドレス・ストローブ）信号を高
レベルにし、アドレス端子にリフレッシュアドレスを加
えながらＲＡＳ（ロー・アドレス・ストローブ）信号を
動かして、すべてのリフレッシュアドレスを選択してリ
フレッシュを行う、ＲＡＳオンリーリフレッシュが最も
標準的に採用され、これがダイナミックＲＡＭを使用し
たシステム共通のリフレッシュ方法である。
【０００５】ＲＡＳ（ロー・アドレス・ストローブ）信
号とは、ダイナミックＲＡＭのメモリ・セルを選択する
ために外部から与えられた行アドレスを、内部の行アド
レスデコーダにラッチする機能を有する。
号とは、ダイナミックＲＡＭのメモリ・セルを選択する
ために外部から与えられた行アドレスを、内部の行アド
レスデコーダにラッチする機能を有する。
【０００６】ＣＡＳ（コラム・アドレス・ストローブ）
信号とは、ダイナミックＲＡＭのメモリ・セルを選択す
るために、外部から与えられた列アドレスを、内部の列
アドレスデコーダにラッチする機能を有する。
信号とは、ダイナミックＲＡＭのメモリ・セルを選択す
るために、外部から与えられた列アドレスを、内部の列
アドレスデコーダにラッチする機能を有する。
【０００７】ここでダイナミックＲＡＭの読み書きとＲ
ＡＳオンリーリフレッシュとについて、図面を参照して
説明する。
ＡＳオンリーリフレッシュとについて、図面を参照して
説明する。
【０００８】図４の回路図に示すように、中央処理装置
（以下ＣＰＵと記載する）４０１にてダイナミックＲＡ
Ｍアレイ４１１にデータを読み書きする場合、ＣＰＵ４
０１より読み書きしたい番地（アドレス）をＣＰＵアド
レスバス４０５に出力するとともに、ＣＰＵステータス
信号４０３にてシステムロジック４０６に読み書きの指
示を与える。
（以下ＣＰＵと記載する）４０１にてダイナミックＲＡ
Ｍアレイ４１１にデータを読み書きする場合、ＣＰＵ４
０１より読み書きしたい番地（アドレス）をＣＰＵアド
レスバス４０５に出力するとともに、ＣＰＵステータス
信号４０３にてシステムロジック４０６に読み書きの指
示を与える。
【０００９】システムロジック４０６では、ＣＰＵアド
レスバス４０５にて入力された番地（アドレス）を、ダ
イナミックＲＡＭの行アドレス（ロー・アドレス）と、
列アドレス（コラム・アドレス）とに分けて、メモリア
ドレスバス４０７上に出す。
レスバス４０５にて入力された番地（アドレス）を、ダ
イナミックＲＡＭの行アドレス（ロー・アドレス）と、
列アドレス（コラム・アドレス）とに分けて、メモリア
ドレスバス４０７上に出す。
【００１０】またシステムロジック４０６は、行アドレ
スを出力している間に、ＲＡＳ信号４０８を”Ｈ”レベ
ルから”Ｌ”レベルにして、ダイナミックＲＡＭの行ア
ドレスとしてダイミックＲＡＭ内にラッチする。
スを出力している間に、ＲＡＳ信号４０８を”Ｈ”レベ
ルから”Ｌ”レベルにして、ダイナミックＲＡＭの行ア
ドレスとしてダイミックＲＡＭ内にラッチする。
【００１１】その後、行アドレスから列アドレスに切り
換えて出力し、ＣＡＳ信号４０９を”Ｈ”レベルから”
Ｌ”レベルにして、ダイナミックＲＡＭに列アドレスを
ラッチする。
換えて出力し、ＣＡＳ信号４０９を”Ｈ”レベルから”
Ｌ”レベルにして、ダイナミックＲＡＭに列アドレスを
ラッチする。
【００１２】このときに、ＣＰＵ４０１からのＣＰＵス
テータス信号４０３がダイナミックＲＡＭへの書き込み
の指示であれば、ＷＥ（ライト・イネーブル）信号４１
０を”Ｈ”から”Ｌ”にして、ＣＰＵデータバス４０２
上のＣＰＵ４０１からの書き込みデータをダイナミック
ＲＡＭアレイ４１１に書く。
テータス信号４０３がダイナミックＲＡＭへの書き込み
の指示であれば、ＷＥ（ライト・イネーブル）信号４１
０を”Ｈ”から”Ｌ”にして、ＣＰＵデータバス４０２
上のＣＰＵ４０１からの書き込みデータをダイナミック
ＲＡＭアレイ４１１に書く。
【００１３】ＣＰＵ４０１からのＣＰＵステータス信号
４０３がダイナミックＲＡＭからの読みだしの指示であ
る場合、システムロジック４０６にて行アドレスと列ア
ドレスとを指定後、ある時間を経てダイナミックＲＡＭ
アレイ４１１から読みだされたデータが、ＣＰＵデータ
バス４０２に出力され、ＣＰＵ４０１が受け取る。
４０３がダイナミックＲＡＭからの読みだしの指示であ
る場合、システムロジック４０６にて行アドレスと列ア
ドレスとを指定後、ある時間を経てダイナミックＲＡＭ
アレイ４１１から読みだされたデータが、ＣＰＵデータ
バス４０２に出力され、ＣＰＵ４０１が受け取る。
【００１４】ダイナミックＲＡＭアレイ４１１から読み
だされるデータの出力が遅い場合、システムロジック４
０６がＣＰＵ４０１に、ＲＥＡＤＹ信号４０４を使用し
て、ＣＰＵ４０１がＣＰＵデータバス４０２上の読みだ
されたデータの取り込むタイミングを調整する。
だされるデータの出力が遅い場合、システムロジック４
０６がＣＰＵ４０１に、ＲＥＡＤＹ信号４０４を使用し
て、ＣＰＵ４０１がＣＰＵデータバス４０２上の読みだ
されたデータの取り込むタイミングを調整する。
【００１５】以上がＣＰＵ４０１によるダイナミックＲ
ＡＭアレイ４１１の読み書きに関する説明である。
ＡＭアレイ４１１の読み書きに関する説明である。
【００１６】このように、ＣＰＵ４０１がダイナミック
ＲＡＭアレイ４１１を読み書き動作をする合間に、シス
テムロジック４０６は一定時間おきにダイナミックＲＡ
Ｍアレイ４１１をリフレッシュしなければならない。
ＲＡＭアレイ４１１を読み書き動作をする合間に、シス
テムロジック４０６は一定時間おきにダイナミックＲＡ
Ｍアレイ４１１をリフレッシュしなければならない。
【００１７】システムロジック４０６の内部には、行ア
ドレスを発生する回路があり、一定時間おきにＣＰＵ４
０１をとめて行アドレスを出力し、ＲＡＳ信号４０８だ
けを”Ｈ”レベルから”Ｌ”レベルにして、ＣＡＳ信号
４０９は”Ｈ”レベルのままにする。
ドレスを発生する回路があり、一定時間おきにＣＰＵ４
０１をとめて行アドレスを出力し、ＲＡＳ信号４０８だ
けを”Ｈ”レベルから”Ｌ”レベルにして、ＣＡＳ信号
４０９は”Ｈ”レベルのままにする。
【００１８】上記のリフレッシュ方法をＲＡＳオンリー
リフレッシュといい、このＲＡＳオンリーリフレッシュ
におけるＲＡＳ信号４０８と行アドレスのタイミング関
係を図２の波形図に示す。
リフレッシュといい、このＲＡＳオンリーリフレッシュ
におけるＲＡＳ信号４０８と行アドレスのタイミング関
係を図２の波形図に示す。
【００１９】図２に示すように、ＲＡＳ信号４０８が”
Ｈ”レベルから”Ｌ”レベルになる以前に、図４に示す
メモリアドレスバス４０７上に行アドレスが確定してい
て、ＲＡＳ信号４０８が”Ｈ”レベルから”Ｌ”レベル
になるときに、ダイナミックＲＡＭアレイ４１１内部に
行アドレスをラッチする。
Ｈ”レベルから”Ｌ”レベルになる以前に、図４に示す
メモリアドレスバス４０７上に行アドレスが確定してい
て、ＲＡＳ信号４０８が”Ｈ”レベルから”Ｌ”レベル
になるときに、ダイナミックＲＡＭアレイ４１１内部に
行アドレスをラッチする。
【００２０】この後ダイナミックＲＡＭでは、指定され
た行アドレスのデータが読みだされＲＡＳ信号が”Ｌ”
レベルから”Ｈ”レベルになったとき、もとの番地に格
納される。
た行アドレスのデータが読みだされＲＡＳ信号が”Ｌ”
レベルから”Ｈ”レベルになったとき、もとの番地に格
納される。
【００２１】この図２および図４を用いて説明したＲＡ
Ｓオンリーリフレッシュは、比較的制御が簡単なため、
多くのパーソナルコンピュータ（ＩＢＭ社のパーソナル
コンピュータとその互換機）に採用されてきた。そのた
めにダイナミックＲＡＭのリフレッシュ制御を司る、図
４に示すシステムロジック４０６の構築メーカーは、揃
ってＲＡＳオンリーリフレッシュを採用している。これ
はシステムの互換性を保つため、どうしても必要なこと
である。
Ｓオンリーリフレッシュは、比較的制御が簡単なため、
多くのパーソナルコンピュータ（ＩＢＭ社のパーソナル
コンピュータとその互換機）に採用されてきた。そのた
めにダイナミックＲＡＭのリフレッシュ制御を司る、図
４に示すシステムロジック４０６の構築メーカーは、揃
ってＲＡＳオンリーリフレッシュを採用している。これ
はシステムの互換性を保つため、どうしても必要なこと
である。
【００２２】しかし、ＲＡＳオンリーリフレッシユは動
作時の消費電流が多く、しかもダイナミックＲＡＭアレ
イ以外の消費電流を最低限におさえて、ダイナミックＲ
ＡＭアレイのデータ保持（サスペンド）を行うときも、
非常に多くの消費電流を必要とする。
作時の消費電流が多く、しかもダイナミックＲＡＭアレ
イ以外の消費電流を最低限におさえて、ダイナミックＲ
ＡＭアレイのデータ保持（サスペンド）を行うときも、
非常に多くの消費電流を必要とする。
【００２３】また、システムロジック内部のリフレッシ
ュアドレスを制御している部分は、サスペンド中もリフ
レッシュアドレスの生成が必要なため、通常の動作が必
要である。これもサスペンド時の消費電流を多くする原
因になっている。
ュアドレスを制御している部分は、サスペンド中もリフ
レッシュアドレスの生成が必要なため、通常の動作が必
要である。これもサスペンド時の消費電流を多くする原
因になっている。
【００２４】携帯用パーソナルコンピュータやハンディ
タイプのコンピュータは、電池駆動のシステムが多く、
コスト的に優位で、しかも大容量のダイナミックＲＡＭ
をメインメモリーに採用する場合が多い。
タイプのコンピュータは、電池駆動のシステムが多く、
コスト的に優位で、しかも大容量のダイナミックＲＡＭ
をメインメモリーに採用する場合が多い。
【００２５】しかしＲＡＳオンリーリフレッシュによる
消費電流増大のため、電池寿命が非常に短くなってしま
う欠点がある。
消費電流増大のため、電池寿命が非常に短くなってしま
う欠点がある。
【００２６】ダイナミックＲＡＭには、比較的消費電流
の少ないＣＡＳビフォアＲＡＳリフレッシユがある。図
３の波形図を用いて、このＣＡＳビフォアＲＡＳリフレ
ッシュを説明する。
の少ないＣＡＳビフォアＲＡＳリフレッシユがある。図
３の波形図を用いて、このＣＡＳビフォアＲＡＳリフレ
ッシュを説明する。
【００２７】ＣＡＳビフォアＲＡＳリフレッシュとは、
ＣＡＳ信号はＲＡＳ信号が”Ｈ”レベルから”Ｌ”レベ
ルになるより以前に、”Ｈ”レベルから”Ｌ”レベル状
態になり、ＲＡＳ信号が”Ｈ”レベルから”Ｌ”レベル
状態になった後もＣＡＳ信号が”Ｌ”レベル状態にあれ
ば、ＣＡＳビフォアＲＡＳリフレッシュサイクルにはい
る。
ＣＡＳ信号はＲＡＳ信号が”Ｈ”レベルから”Ｌ”レベ
ルになるより以前に、”Ｈ”レベルから”Ｌ”レベル状
態になり、ＲＡＳ信号が”Ｈ”レベルから”Ｌ”レベル
状態になった後もＣＡＳ信号が”Ｌ”レベル状態にあれ
ば、ＣＡＳビフォアＲＡＳリフレッシュサイクルにはい
る。
【００２８】このＣＡＳビフォアＲＡＳリフレッシュ方
法では、ＲＡＳオンリーリフレッシュと異なってリフレ
ッシュアドレスを必要とせず、ダイナミックＲＡＭ内部
のカウンタで発生したリフレッシュアドレスにより指定
された行のリフレッシュがなされる。
法では、ＲＡＳオンリーリフレッシュと異なってリフレ
ッシュアドレスを必要とせず、ダイナミックＲＡＭ内部
のカウンタで発生したリフレッシュアドレスにより指定
された行のリフレッシュがなされる。
【００２９】さらにＣＡＳビフォアＲＡＳリフレッシュ
の優位な点として、セルフリフレッシュ動作に簡単に移
行できる点である。このセルフリフレッシュは、消費電
流が最も少なくダイナミックＲＡＭのデータ保持に適し
ている。
の優位な点として、セルフリフレッシュ動作に簡単に移
行できる点である。このセルフリフレッシュは、消費電
流が最も少なくダイナミックＲＡＭのデータ保持に適し
ている。
【００３０】図８の波形図を用いて、このセルフリフレ
ッシュの説明を行う。
ッシュの説明を行う。
【００３１】セルフリフレッシュは、図８に示すよう
に、ＣＡＳ信号を”Ｌ”レベルにしたまま、ＲＡＳ信号
を”Ｈ”から”Ｌ”、”Ｌ”から”Ｈ”へと繰り返す。
このため、低消費電流のリフレッシュ動作を行なうこと
ができる。
に、ＣＡＳ信号を”Ｌ”レベルにしたまま、ＲＡＳ信号
を”Ｈ”から”Ｌ”、”Ｌ”から”Ｈ”へと繰り返す。
このため、低消費電流のリフレッシュ動作を行なうこと
ができる。
【００３２】またさらに、ＣＡＳビフォアＲＡＳリフレ
ッシュからセルフリフレッシュ、およびセルフリフレッ
シュからＣＡＳビフォアＲＡＳリフレッシュへの移行が
容易である。
ッシュからセルフリフレッシュ、およびセルフリフレッ
シュからＣＡＳビフォアＲＡＳリフレッシュへの移行が
容易である。
【００３３】なお、ＲＡＳオンリーリフレッシュとＣＡ
ＳビフォアＲＡＳリフレッシュ方法における各リフレッ
シュ動作時の平均消費電流を実測した結果、ＲＡＳオン
リーリフレッシュが８０ｍＡ、ＣＡＳビフォアＲＡＳリ
フレッシュが６０ｍＡ、セルフリフレッシュが３０μＡ
であった。
ＳビフォアＲＡＳリフレッシュ方法における各リフレッ
シュ動作時の平均消費電流を実測した結果、ＲＡＳオン
リーリフレッシュが８０ｍＡ、ＣＡＳビフォアＲＡＳリ
フレッシュが６０ｍＡ、セルフリフレッシュが３０μＡ
であった。
【００３４】従来のシステムでの、ＲＡＳオンリーリフ
レッシュ方法しかサポートしていない多くのパーソナル
コンピュータは、ダイナミックＲＡＭのデータ保持にも
消費電流の多いＲＡＳオンリーリフレッシュを使わざる
を得ない。
レッシュ方法しかサポートしていない多くのパーソナル
コンピュータは、ダイナミックＲＡＭのデータ保持にも
消費電流の多いＲＡＳオンリーリフレッシュを使わざる
を得ない。
【００３５】通常のリフレッシュに、ＲＡＳオンリーリ
フレッシュを使ったとき、ダイナミックＲＡＭのデータ
保持にセルフリフレッシュを使う場合、非常に制御が困
難である。
フレッシュを使ったとき、ダイナミックＲＡＭのデータ
保持にセルフリフレッシュを使う場合、非常に制御が困
難である。
【００３６】この理由は、ＲＡＳオンリーリフレッシュ
でのリフレッシュアドレスは、図４に示すように、ダイ
ナミックＲＡＭアレイ４１１の外部から与え、セルフリ
フレッシュでのリフレッシュアドレスは、ダイナミック
ＲＡＭアレイ４１１内部のカウンタを使っている。この
ため、ＲＡＳオンリーリフレッシュからセルフリフレッ
シュへの切り換え時に、リフレッシュアドレスの不連続
が生じる。
でのリフレッシュアドレスは、図４に示すように、ダイ
ナミックＲＡＭアレイ４１１の外部から与え、セルフリ
フレッシュでのリフレッシュアドレスは、ダイナミック
ＲＡＭアレイ４１１内部のカウンタを使っている。この
ため、ＲＡＳオンリーリフレッシュからセルフリフレッ
シュへの切り換え時に、リフレッシュアドレスの不連続
が生じる。
【００３７】
【発明の目的】本発明の目的は上記課題を解決して、従
来のＲＡＳオンリーリフレッシュを消費電流の少ないＣ
ＡＳビフォアーＲＡＳに変換し、かつダイナミックＲＡ
Ｍのデータ保持（サスペンド）への移行を容易にし、し
かもハードウェア、ソフトウェアの面において従来のパ
ーソナルコンピュータシステムとの互換性が得られるダ
イナミックＲＡＭのリフレッシュ方法変換回路を提供す
るものである。
来のＲＡＳオンリーリフレッシュを消費電流の少ないＣ
ＡＳビフォアーＲＡＳに変換し、かつダイナミックＲＡ
Ｍのデータ保持（サスペンド）への移行を容易にし、し
かもハードウェア、ソフトウェアの面において従来のパ
ーソナルコンピュータシステムとの互換性が得られるダ
イナミックＲＡＭのリフレッシュ方法変換回路を提供す
るものである。
【００３８】
【課題を解決するための手段】上記目的を達成するため
本発明のダイナミックＲＡＭにおいては、下記記載の構
成を採用する。
本発明のダイナミックＲＡＭにおいては、下記記載の構
成を採用する。
【００３９】本発明のダイナミックＲＡＭにおいては、
中央処理装置とダイナミックＲＡＭアレイとシステムロ
ジックとを具備するマイクロプロセッサシステムにおい
て、ダイナミックＲＡＭアレイに対してＲＡＳオンリー
リフレッシュを実行したときに、ＲＡＳオンリーリフレ
ッシュをＣＡＳビフォアＲＡＳリフレッシュに変換する
ためのリフレッシュ変換回路を設けることを特徴とす
る。
中央処理装置とダイナミックＲＡＭアレイとシステムロ
ジックとを具備するマイクロプロセッサシステムにおい
て、ダイナミックＲＡＭアレイに対してＲＡＳオンリー
リフレッシュを実行したときに、ＲＡＳオンリーリフレ
ッシュをＣＡＳビフォアＲＡＳリフレッシュに変換する
ためのリフレッシュ変換回路を設けることを特徴とす
る。
【００４０】
【実施例】以下図１、図５、図６、図７、および図９を
使用して本発明の実施例を説明する。まず図１を用いて
本発明のダイナミックＲＡＭの構成を説明する。
使用して本発明の実施例を説明する。まず図１を用いて
本発明のダイナミックＲＡＭの構成を説明する。
【００４１】図１に示すように、ＣＰＵ１０１と、この
ＣＰＵ１０１より指示を受けダイナミックＲＡＭアレイ
１１５を制御するシステムロジック１１０と、このシス
テムロジック１１０よりダイナミックＲＡＭアレイ１１
５に与えられるＲＡＳオンリーリフレッシュをＣＡＳビ
フォアＲＡＳリフレッシュに変換するリフレッシュ変換
回路１１１とから構成する。
ＣＰＵ１０１より指示を受けダイナミックＲＡＭアレイ
１１５を制御するシステムロジック１１０と、このシス
テムロジック１１０よりダイナミックＲＡＭアレイ１１
５に与えられるＲＡＳオンリーリフレッシュをＣＡＳビ
フォアＲＡＳリフレッシュに変換するリフレッシュ変換
回路１１１とから構成する。
【００４２】図１に示すＣＰＵ１０１にて、ダイナミッ
クＲＡＭアレイ１１５にデータを読み書きする場合、Ｃ
ＰＵ１０１より読み書きしたい番地（アドレス）をＣＰ
Ｕアドレスバス１０２に出力するとともに、ＣＰＵステ
ータス信号１１７にてシステムロジック１１０に読み書
きの指示を与える。
クＲＡＭアレイ１１５にデータを読み書きする場合、Ｃ
ＰＵ１０１より読み書きしたい番地（アドレス）をＣＰ
Ｕアドレスバス１０２に出力するとともに、ＣＰＵステ
ータス信号１１７にてシステムロジック１１０に読み書
きの指示を与える。
【００４３】システムロジック１１０では、ＣＰＵアド
レスバス１０２にて入力された番地（アドレス）を、ダ
イナミックＲＡＭアレイ１１５の行アドレス（ロー・ア
ドレス）、列アドレス（コラム・アドレス）に分けてメ
モリアドレスバス１１３上に出す。
レスバス１０２にて入力された番地（アドレス）を、ダ
イナミックＲＡＭアレイ１１５の行アドレス（ロー・ア
ドレス）、列アドレス（コラム・アドレス）に分けてメ
モリアドレスバス１１３上に出す。
【００４４】またシステムロジック１１０は、行アドレ
スを出力している間に、ＲＡＳ信号１０６を”Ｈ”レベ
ルから”Ｌ”レベルにする。
スを出力している間に、ＲＡＳ信号１０６を”Ｈ”レベ
ルから”Ｌ”レベルにする。
【００４５】このとき、ＲＡＳ信号１０６の”Ｈ”レベ
ルから”Ｌ”レベルになるのを受けてリフレッシュ変換
回路１１１では、このリフレッシュ変換回路１１１でＣ
ＡＳビフォアＲＡＳに変換されたＲＡＳＮ信号１１４
を、”Ｈ”レベルから”Ｌ”レベルにして、ダイナミッ
クＲＡＭの行アドレスとして、ダイミックＲＡＭアレイ
１１５内にラッチする。
ルから”Ｌ”レベルになるのを受けてリフレッシュ変換
回路１１１では、このリフレッシュ変換回路１１１でＣ
ＡＳビフォアＲＡＳに変換されたＲＡＳＮ信号１１４
を、”Ｈ”レベルから”Ｌ”レベルにして、ダイナミッ
クＲＡＭの行アドレスとして、ダイミックＲＡＭアレイ
１１５内にラッチする。
【００４６】その後、システムロジック１１０は、行ア
ドレスから列アドレスに切り換えて出力し、ＣＡＳ信号
１０７を”Ｈ”レベルから”Ｌ”レベルにする。
ドレスから列アドレスに切り換えて出力し、ＣＡＳ信号
１０７を”Ｈ”レベルから”Ｌ”レベルにする。
【００４７】このとき、ＣＡＳ信号１０７の”Ｈ”レベ
ルから”Ｌ”レベルになるのを受けてリフレッシュ変換
回路１１１では、このリフレッシュ変換回路１１１でＣ
ＡＳビフォアＲＡＳに変換されたＣＡＳＮ信号１１２
を、”Ｈ”レベルから”Ｌ”レベルにして、ダイナミッ
クＲＡＭの列アドレスとして、ダイミックＲＡＭアレイ
１１５内にラッチする。
ルから”Ｌ”レベルになるのを受けてリフレッシュ変換
回路１１１では、このリフレッシュ変換回路１１１でＣ
ＡＳビフォアＲＡＳに変換されたＣＡＳＮ信号１１２
を、”Ｈ”レベルから”Ｌ”レベルにして、ダイナミッ
クＲＡＭの列アドレスとして、ダイミックＲＡＭアレイ
１１５内にラッチする。
【００４８】このとき、ＣＰＵ１０１からのＣＰＵステ
ータス信号１１７が、ダイナミックＲＡＭアレイ１１５
への書き込みの指示であれば、ＷＥ（ライト・イネーブ
ル）信号１０９を”Ｈ”から”Ｌ”にし、ＣＰＵデータ
バス１０３上のＣＰＵ１０１からの書き込みデータをダ
イナミックＲＡＭアレイ１１５に書き込む。
ータス信号１１７が、ダイナミックＲＡＭアレイ１１５
への書き込みの指示であれば、ＷＥ（ライト・イネーブ
ル）信号１０９を”Ｈ”から”Ｌ”にし、ＣＰＵデータ
バス１０３上のＣＰＵ１０１からの書き込みデータをダ
イナミックＲＡＭアレイ１１５に書き込む。
【００４９】ＣＰＵ１０１からのＣＰＵステータス信号
１１７が、ダイナミックＲＡＭアレイ１１５からの読み
だしの指示である場合、システムロジック１１０にて行
アドレス、列アドレス指定後、ある時間を経てダイナミ
ックＲＡＭアレイ１１５から読みだされたデータが、Ｃ
ＰＵデータバス１０３に出力され、ＣＰＵ１０１が読み
だしデータとして受け取る。
１１７が、ダイナミックＲＡＭアレイ１１５からの読み
だしの指示である場合、システムロジック１１０にて行
アドレス、列アドレス指定後、ある時間を経てダイナミ
ックＲＡＭアレイ１１５から読みだされたデータが、Ｃ
ＰＵデータバス１０３に出力され、ＣＰＵ１０１が読み
だしデータとして受け取る。
【００５０】ダイナミックＲＡＭアレイ１１５から読み
だされるデータの出力が遅い場合、システムロジック１
１０がＣＰＵ１０１に、ＲＥＡＤＹ信号１１８を使用し
て、ＣＰＵ１０１がＣＰＵデータバス１０３上の読みだ
されたデータの取り込むタイミングを調整する。
だされるデータの出力が遅い場合、システムロジック１
１０がＣＰＵ１０１に、ＲＥＡＤＹ信号１１８を使用し
て、ＣＰＵ１０１がＣＰＵデータバス１０３上の読みだ
されたデータの取り込むタイミングを調整する。
【００５１】以上がＣＰＵ１０１による、ダイナミック
ＲＡＭアレイ１１５の読み書きに関する説明である。
ＲＡＭアレイ１１５の読み書きに関する説明である。
【００５２】本発明は、従来のパーソナルコンピュータ
におけるＲＡＳオンリーリフレッシュを消費電流の少な
いＣＡＳビフォアーＲＡＳにリフレッシュ変換回路を用
いて変換し、かつダイナミックＲＡＭのデータ保持（サ
スペンド）への移行を容易にし、しかもハードウェア、
ソフトウェアの面において、従来のパーソナルコンピュ
ータシステムとの互換性が得られる。
におけるＲＡＳオンリーリフレッシュを消費電流の少な
いＣＡＳビフォアーＲＡＳにリフレッシュ変換回路を用
いて変換し、かつダイナミックＲＡＭのデータ保持（サ
スペンド）への移行を容易にし、しかもハードウェア、
ソフトウェアの面において、従来のパーソナルコンピュ
ータシステムとの互換性が得られる。
【００５３】つぎに図１に示すリフレッシュ変換回路の
具体的回路構成を図７に示す回路図を用いて説明する。
以下図７と図１とを参照して説明する。
具体的回路構成を図７に示す回路図を用いて説明する。
以下図７と図１とを参照して説明する。
【００５４】図７に示すように、ＲＡＳ信号１０６がゲ
ートＧ７０１と複合ゲートＧ７１４との入力端子に接続
し、このゲートＧ７０１のもうひとつの入力信号Ｌ７６
７は外部入力端子（ＥＸＴ）から入力し、セルフリフレ
ッシュ時ＲＡＳ１０６と同等の働きを持つ。さらに、複
合ゲートＧ７１４のもうひとつの入力端子はインバータ
Ｇ７１３の出力信号Ｌ７６４に接続する。
ートＧ７０１と複合ゲートＧ７１４との入力端子に接続
し、このゲートＧ７０１のもうひとつの入力信号Ｌ７６
７は外部入力端子（ＥＸＴ）から入力し、セルフリフレ
ッシュ時ＲＡＳ１０６と同等の働きを持つ。さらに、複
合ゲートＧ７１４のもうひとつの入力端子はインバータ
Ｇ７１３の出力信号Ｌ７６４に接続する。
【００５５】ＣＡＳ信号１０７が複合ゲートＧ７１７の
入力端子に接続し、この複合ゲートＧ７１７のもうひと
つの入力端子はインバータＧ７１３の出力信号Ｌ７６４
に接続する。
入力端子に接続し、この複合ゲートＧ７１７のもうひと
つの入力端子はインバータＧ７１３の出力信号Ｌ７６４
に接続する。
【００５６】リフレッシュ動作の許可を示すＨＯＬＤＡ
信号１０４は、インバータＧ７２２の入力端子とゲート
Ｇ７１０の入力端子に接続する。
信号１０４は、インバータＧ７２２の入力端子とゲート
Ｇ７１０の入力端子に接続する。
【００５７】リフレッシュ動作中である信号を示すＲＥ
ＦＲＥＳＨＮ信号１０５は、ゲートＧ７０３の入力端子
とディレイ素子Ｇ７０２の入力端子とに接続する。
ＦＲＥＳＨＮ信号１０５は、ゲートＧ７０３の入力端子
とディレイ素子Ｇ７０２の入力端子とに接続する。
【００５８】インバータＧ７２２の出力信号Ｌ７５３
は、ゲートＧ７０３の入力端子とゲートＧ７０４の入力
端子とに接続する。
は、ゲートＧ７０３の入力端子とゲートＧ７０４の入力
端子とに接続する。
【００５９】さらにゲートＧ７０１の出力信号Ｌ７５１
は、ゲートＧ７０４の入力端子に接続する。
は、ゲートＧ７０４の入力端子に接続する。
【００６０】ディレイ素子Ｇ７０２の出力信号Ｌ７５２
は、ゲートＧ７０４の入力端子に接続する。
は、ゲートＧ７０４の入力端子に接続する。
【００６１】そしてゲートＧ７０３と入力ゲートＧ７０
４との入力端子に接続されている信号Ｌ７６８は、グラ
ンド電位に接続する。
４との入力端子に接続されている信号Ｌ７６８は、グラ
ンド電位に接続する。
【００６２】さらにこのゲートＧ７０３の出力信号Ｌ７
５４は、ゲートＧ７１２の入力端子に接続する。
５４は、ゲートＧ７１２の入力端子に接続する。
【００６３】ゲートＧ７０４の出力信号Ｌ７５５は、ゲ
ートＧ７１１の入力端子と接続し、さらに出力信号Ｌ７
５５は、ディレイ素子Ｇ７０９の入力端子とフリップフ
ロップＧ７０５のクロック端子とインバータＧ７０８の
入力端子とに接続する。
ートＧ７１１の入力端子と接続し、さらに出力信号Ｌ７
５５は、ディレイ素子Ｇ７０９の入力端子とフリップフ
ロップＧ７０５のクロック端子とインバータＧ７０８の
入力端子とに接続する。
【００６４】データ保持のＳＵＳＰＥＮＤ信号１０８
は、インバータＧ７２３の入力端子に接続する。
は、インバータＧ７２３の入力端子に接続する。
【００６５】ＲＥＳＥＴ信号１１６は、フリップフロッ
プＧ７０５のリセット端子と、フリップフロップＧ７０
６のリセット端子とに接続する。
プＧ７０５のリセット端子と、フリップフロップＧ７０
６のリセット端子とに接続する。
【００６６】インバータＧ７２３の出力信号Ｌ７５６
は、フリップフロップＧ７０５のデータ端子に接続す
る。
は、フリップフロップＧ７０５のデータ端子に接続す
る。
【００６７】このフリップフロップＧ７０５のＱ出力端
子Ｌ７５７は、フリップフロップＧ７０６のデータ端子
に接続する。
子Ｌ７５７は、フリップフロップＧ７０６のデータ端子
に接続する。
【００６８】フリップフロップＧ７０５のＱＢ出力端子
Ｌ７５８は、ゲートＧ７０７の入力端子に接続する。
Ｌ７５８は、ゲートＧ７０７の入力端子に接続する。
【００６９】フリップフロップＧ７０６のＱＢ出力端子
Ｌ７６０は、ゲートＧ７０７の入力端子に接続する。
Ｌ７６０は、ゲートＧ７０７の入力端子に接続する。
【００７０】インバータＧ７０８の出力信号Ｌ７５９
は、フリップフロップＧ７０６のクロック端子に接続す
る。
は、フリップフロップＧ７０６のクロック端子に接続す
る。
【００７１】ディレイ素子Ｇ７０９の出力信号Ｌ７６９
は、ゲートＧ７１０の入力端子に接続する。
は、ゲートＧ７１０の入力端子に接続する。
【００７２】ゲートＧ７０７の出力信号Ｌ７６１は、ゲ
ートＧ７１１の入力端子と、ゲートＧ７１２の入力端子
とに接続する。
ートＧ７１１の入力端子と、ゲートＧ７１２の入力端子
とに接続する。
【００７３】ゲートＧ７１０の出力信号Ｌ７７０は、複
合ゲートＧ７１５の入力端子に接続する。
合ゲートＧ７１５の入力端子に接続する。
【００７４】ゲートＧ７１１の出力信号Ｌ７６２は、複
合ゲートＧ７１８の入力端子に接続する。
合ゲートＧ７１８の入力端子に接続する。
【００７５】ゲートＧ７１２の出力信号Ｌ７６３は、複
合ゲートＧ７１８の入力端子と、複合ゲートＧ７１５の
入力端子と、インバータＧ７１３の入力端子とに接続す
る。
合ゲートＧ７１８の入力端子と、複合ゲートＧ７１５の
入力端子と、インバータＧ７１３の入力端子とに接続す
る。
【００７６】複合ゲートＧ７１４の出力端子と複合ゲー
トＧ７１５の出力端子とは、複合ゲート構成で、直接複
合ゲートＧ７１６の入力端子に接続する。
トＧ７１５の出力端子とは、複合ゲート構成で、直接複
合ゲートＧ７１６の入力端子に接続する。
【００７７】複合ゲートＧ７１６の出力端子Ｌ７６５
は、バッファＧ７２０の入力端子に接続し、このバッフ
ァＧ７２０の出力端子はＲＡＳＮ信号１１２である。
は、バッファＧ７２０の入力端子に接続し、このバッフ
ァＧ７２０の出力端子はＲＡＳＮ信号１１２である。
【００７８】複合ゲートＧ７１７の出力端子と複合ゲー
トＧ７１８の出力端子とは、複合ゲート構成で、直接複
合ゲートＧ７１９の入力端子に接続する。
トＧ７１８の出力端子とは、複合ゲート構成で、直接複
合ゲートＧ７１９の入力端子に接続する。
【００７９】複合ゲートＧ７１９の出力端子Ｌ７６６
は、バッファＧ７２１の入力端子に接続し、このバッフ
ァＧ７２１の出力端子はＣＡＳＮ信号１１４である。
は、バッファＧ７２１の入力端子に接続し、このバッフ
ァＧ７２１の出力端子はＣＡＳＮ信号１１４である。
【００８０】ゲートＧ７０１は２入力ＡＮＤゲート、ゲ
ートＧ７１１とゲートＧ７１２とは２入力ＮＯＲゲー
ト、ゲートＧ７１０とゲートＧ７０７とは２入力ＮＡＮ
Ｄゲート、ゲートＧ７０３は３入力ＮＯＲゲート、ゲー
トＧ７０４は４入力ＮＯＲゲート、フリップフロップＧ
７０５とフリップフロップＧ７０６とはＤタイプ・フリ
ップフロップでそれぞれ構成する。
ートＧ７１１とゲートＧ７１２とは２入力ＮＯＲゲー
ト、ゲートＧ７１０とゲートＧ７０７とは２入力ＮＡＮ
Ｄゲート、ゲートＧ７０３は３入力ＮＯＲゲート、ゲー
トＧ７０４は４入力ＮＯＲゲート、フリップフロップＧ
７０５とフリップフロップＧ７０６とはＤタイプ・フリ
ップフロップでそれぞれ構成する。
【００８１】さらに複合ゲートＧ７１４と複合ゲートＧ
７１５とは２入力ＮＯＲゲート、複合ゲートＧ７１６は
２入力ＯＲゲートでそれぞれ構成する。
７１５とは２入力ＮＯＲゲート、複合ゲートＧ７１６は
２入力ＯＲゲートでそれぞれ構成する。
【００８２】さらに複合ゲートＧ７１７と複合ゲートＧ
７１８とは２入力ＮＯＲゲート、複合ゲートＧ７１９は
２入力ＯＲゲートでそれぞれ構成する。
７１８とは２入力ＮＯＲゲート、複合ゲートＧ７１９は
２入力ＯＲゲートでそれぞれ構成する。
【００８３】ディレイ素子Ｇ７０２とディレイ素子Ｇ７
０９とは、内部が積分回路でできており、入力波形を遅
延させる働きをする。
０９とは、内部が積分回路でできており、入力波形を遅
延させる働きをする。
【００８４】バッファＧ７２０とバッファＧ７２１と
は、図１に示すダイナミックＲＡＭアレイ１１５を充分
駆動するためのものである。
は、図１に示すダイナミックＲＡＭアレイ１１５を充分
駆動するためのものである。
【００８５】つぎに図７に示すリフレッシュ変換回路の
回路動作を説明する。以下図７と図１とを交互に参照し
て説明する。
回路動作を説明する。以下図７と図１とを交互に参照し
て説明する。
【００８６】図７に示すように、リフレッシュ動作以外
のとき、信号Ｌ７６４は”Ｌ”レベルになるため、ＲＡ
Ｓ信号１０６とＣＡＳ信号１０７とは、それぞれ複合ゲ
ートＧ７１４と複合ゲートＧ７１７とのゲート条件が成
立し、複合ゲートＧ７１６の出力端子Ｌ７６５はバッフ
ァＧ７２０に入力し、バッファＧ７２０の出力端子はＲ
ＡＳＮ信号１１２として、図１に示すダイナミックＲＡ
Ｍアレイ１１５を駆動する。
のとき、信号Ｌ７６４は”Ｌ”レベルになるため、ＲＡ
Ｓ信号１０６とＣＡＳ信号１０７とは、それぞれ複合ゲ
ートＧ７１４と複合ゲートＧ７１７とのゲート条件が成
立し、複合ゲートＧ７１６の出力端子Ｌ７６５はバッフ
ァＧ７２０に入力し、バッファＧ７２０の出力端子はＲ
ＡＳＮ信号１１２として、図１に示すダイナミックＲＡ
Ｍアレイ１１５を駆動する。
【００８７】複合ゲートＧ７１９の出力端子Ｌ７６６
は、バッファＧ７２１に入力し、バッファＧ７２１の出
力端子はＣＡＳＮ信号１１４としてダイナミックＲＡＭ
アレイ１１５を駆動する。
は、バッファＧ７２１に入力し、バッファＧ７２１の出
力端子はＣＡＳＮ信号１１４としてダイナミックＲＡＭ
アレイ１１５を駆動する。
【００８８】よって図１に示すリフレッシュ変換回路１
１１は、ダイナミックＲＡＭアレイ１１５の読み書きに
関しては従来と同じである。
１１は、ダイナミックＲＡＭアレイ１１５の読み書きに
関しては従来と同じである。
【００８９】システムロジック１１０は、ある一定時間
を経過するとダイナミックＲＡＭアレイ１１５に対して
ＲＡＳオンリーリフレッシュ動作を指示する。
を経過するとダイナミックＲＡＭアレイ１１５に対して
ＲＡＳオンリーリフレッシュ動作を指示する。
【００９０】このときリフレッシュ変換回路１１１にお
いては、ＲＡＳオンリーリフレッシュからＣＡＳビフォ
アＲＡＳリフレッシュに変換して、ダイナミックＲＡＭ
アレイ１１５をリフレッシュする。つぎにこの回路動作
を、図５と図６の波形図を用いて説明する。
いては、ＲＡＳオンリーリフレッシュからＣＡＳビフォ
アＲＡＳリフレッシュに変換して、ダイナミックＲＡＭ
アレイ１１５をリフレッシュする。つぎにこの回路動作
を、図５と図６の波形図を用いて説明する。
【００９１】図５は、ＣＰＵ１０１がシステムロジック
１１０に対してリフレッシュ動作の許可を示すＨＯＬＤ
Ａ信号１０４と、システムロジック１１０がリフレッシ
ュ動作中であることを示すＲＥＦＲＥＳＨＮ信号１０５
と、システムロジック１１０から出力されるＲＡＳ信号
１０６と、ＣＡＳ信号１０７とのタイミング関係を示
し、ＲＡＳオンリーリフレッシュがリフレッシュ変換回
路１１１に入力される波形図である。
１１０に対してリフレッシュ動作の許可を示すＨＯＬＤ
Ａ信号１０４と、システムロジック１１０がリフレッシ
ュ動作中であることを示すＲＥＦＲＥＳＨＮ信号１０５
と、システムロジック１１０から出力されるＲＡＳ信号
１０６と、ＣＡＳ信号１０７とのタイミング関係を示
し、ＲＡＳオンリーリフレッシュがリフレッシュ変換回
路１１１に入力される波形図である。
【００９２】図６は、ＲＡＳオンリーリフレッシュが、
ＣＡＳビフォアＲＡＳリフレッシュに変換される過程を
示す波形図である。
ＣＡＳビフォアＲＡＳリフレッシュに変換される過程を
示す波形図である。
【００９３】まず矢印１に示す変換動作の説明を、図６
と図７とを用いて説明する。
と図７とを用いて説明する。
【００９４】図７に示すように、ＨＯＬＤＡ信号１０４
が”Ｈ”レベル、ＲＥＦＲＥＳＨＮ信号１０５が”Ｌ”
レベルで、ＲＡＳ信号１０６が”Ｈ”レベルから”Ｌ”
レベルになると、ゲートＧ７０３の出力信号Ｌ７５４
は”Ｈ”レベルになり、ゲートＧ７１２の出力信号Ｌ７
６３は”Ｌ”レベルになる。
が”Ｈ”レベル、ＲＥＦＲＥＳＨＮ信号１０５が”Ｌ”
レベルで、ＲＡＳ信号１０６が”Ｈ”レベルから”Ｌ”
レベルになると、ゲートＧ７０３の出力信号Ｌ７５４
は”Ｈ”レベルになり、ゲートＧ７１２の出力信号Ｌ７
６３は”Ｌ”レベルになる。
【００９５】これにより複合ゲートＧ７１５と複合ゲー
トＧ７１８とが選択される。
トＧ７１８とが選択される。
【００９６】この後ＲＡＳ信号１０６が入力されると、
ゲートＧ７０４の出力信号Ｌ７５５は”Ｈ”レベルにな
り、ゲートＧ７１１の出力信号Ｌ７６２は”Ｌ”レベル
になる。
ゲートＧ７０４の出力信号Ｌ７５５は”Ｈ”レベルにな
り、ゲートＧ７１１の出力信号Ｌ７６２は”Ｌ”レベル
になる。
【００９７】このとき、複合ゲートＧ７１８の論理条件
が成立して、ＣＡＳＮ信号１１４が”Ｌ”レベルにな
る。
が成立して、ＣＡＳＮ信号１１４が”Ｌ”レベルにな
る。
【００９８】ＲＥＦＲＥＳＨＮ信号１０５にデレイ素子
Ｇ７０２が挿入されている理由は、ＨＯＬＤＡ信号１０
４が”Ｈ”レベルで、さらにＲＥＦＲＥＳＨＮ信号１０
５が”Ｈ”レベルで、ＲＡＳ信号１０６が”Ｌ”レベル
のときが存在するためで、このときのＲＡＳ信号１０６
をリフレッシュ時のＲＡＳ信号１０６と区別するため
に、ＲＥＦＲＥＳＨＮ信号１０５をデレイ素子Ｇ７０２
で遅延させている。
Ｇ７０２が挿入されている理由は、ＨＯＬＤＡ信号１０
４が”Ｈ”レベルで、さらにＲＥＦＲＥＳＨＮ信号１０
５が”Ｈ”レベルで、ＲＡＳ信号１０６が”Ｌ”レベル
のときが存在するためで、このときのＲＡＳ信号１０６
をリフレッシュ時のＲＡＳ信号１０６と区別するため
に、ＲＥＦＲＥＳＨＮ信号１０５をデレイ素子Ｇ７０２
で遅延させている。
【００９９】ＨＯＬＤＡ信号１０４が”Ｈ”レベルでＲ
ＥＦＲＥＳＨＮ信号１０５が”Ｈ”レベルでＲＡＳ信号
１０６が”Ｌ”レベルのときとは、リフレッシュに入る
直前のダイナミックＲＡＭアレイ１１５の読み書きによ
るものである。
ＥＦＲＥＳＨＮ信号１０５が”Ｈ”レベルでＲＡＳ信号
１０６が”Ｌ”レベルのときとは、リフレッシュに入る
直前のダイナミックＲＡＭアレイ１１５の読み書きによ
るものである。
【０１００】つぎに矢印２に示す変換動作を図６と図７
とを用いて説明する。
とを用いて説明する。
【０１０１】ゲートＧ７０４の出力信号Ｌ７５５は、デ
レイ素子Ｇ７０９で遅延しＨＯＬＤＡ信号１０４の”
Ｈ”レベルとの論理条件でゲートＧ７１０の出力信号Ｌ
７７０は”Ｌ”レベルになり、複合ゲートＧ７１５の論
理条件が成立し、ＲＡＳＮ信号１１２が”Ｌ”レベルに
なる。
レイ素子Ｇ７０９で遅延しＨＯＬＤＡ信号１０４の”
Ｈ”レベルとの論理条件でゲートＧ７１０の出力信号Ｌ
７７０は”Ｌ”レベルになり、複合ゲートＧ７１５の論
理条件が成立し、ＲＡＳＮ信号１１２が”Ｌ”レベルに
なる。
【０１０２】ＲＡＳＮ信号１１２は、ＣＡＳＮ信号１１
４よりディレイ素子Ｇ７０９による遅れで”Ｌ”レベル
になる。
４よりディレイ素子Ｇ７０９による遅れで”Ｌ”レベル
になる。
【０１０３】また、ＲＡＳＮ信号１１２は、ＣＡＳＮ信
号１１４よりディレイ素子Ｇ７０９による遅れで”Ｈ”
レベルになって、この時点でＲＡＳオンリーリフレッシ
ュのＣＡＳビフォアＲＡＳリフレッシュへの変換が終了
する。
号１１４よりディレイ素子Ｇ７０９による遅れで”Ｈ”
レベルになって、この時点でＲＡＳオンリーリフレッシ
ュのＣＡＳビフォアＲＡＳリフレッシュへの変換が終了
する。
【０１０４】ここでＣＡＳビフォアＲＡＳリフレッシュ
に変換されたＲＡＳＮ信号１１４とＣＡＳＮ信号１１２
とで、ダイナミックＲＡＭアレイ１１５はリフレッシュ
される。
に変換されたＲＡＳＮ信号１１４とＣＡＳＮ信号１１２
とで、ダイナミックＲＡＭアレイ１１５はリフレッシュ
される。
【０１０５】ＣＡＳビフォアＲＡＳリフレッシュとは、
ＣＡＳＮ信号１１４がＲＡＳＮ信号１１２より以前
に、”Ｈ”レベルから”Ｌ”レベル状態になって、ＲＡ
ＳＮ信号１１２が”Ｈ”レベルから”Ｌ”レベル状態に
なった後もＣＡＳＮ信号１１４が”Ｌ”レベル状態にあ
れば、ダイナミックＲＡＭはＣＡＳビフォアＲＡＳリフ
レッシュサイクルにはいる。
ＣＡＳＮ信号１１４がＲＡＳＮ信号１１２より以前
に、”Ｈ”レベルから”Ｌ”レベル状態になって、ＲＡ
ＳＮ信号１１２が”Ｈ”レベルから”Ｌ”レベル状態に
なった後もＣＡＳＮ信号１１４が”Ｌ”レベル状態にあ
れば、ダイナミックＲＡＭはＣＡＳビフォアＲＡＳリフ
レッシュサイクルにはいる。
【０１０６】このリフレッシュ方法では、メモリアドレ
スバス１１３からのリフレッシュアドレスを必要とせ
ず、ダイナミックＲＡＭ内部のカウンタで発生されたリ
フレッシュアドレスにより指定された列のリフレッシュ
がなされる。
スバス１１３からのリフレッシュアドレスを必要とせ
ず、ダイナミックＲＡＭ内部のカウンタで発生されたリ
フレッシュアドレスにより指定された列のリフレッシュ
がなされる。
【０１０７】つぎに図９を用いてＣＡＳビフォアＲＡＳ
リフレッシュからダイナミックＲＡＭのデータ保持に移
行し、さらにＣＡＳビフォアＲＡＳに復帰する過程と、
ダイナミックＲＡＭのデータ保持におけるセルフリフレ
ッシュ動作を説明する。
リフレッシュからダイナミックＲＡＭのデータ保持に移
行し、さらにＣＡＳビフォアＲＡＳに復帰する過程と、
ダイナミックＲＡＭのデータ保持におけるセルフリフレ
ッシュ動作を説明する。
【０１０８】まず矢印３に示す変換動作の説明を図７と
図９とを用いて説明する。
図９とを用いて説明する。
【０１０９】移行回路は、図７の回路図を用いて説明し
た回路構成から、ゲートＧ７１４とゲートＧ７１７とを
除いた回路で構成する。
た回路構成から、ゲートＧ７１４とゲートＧ７１７とを
除いた回路で構成する。
【０１１０】セルフリフレッシュへの移行は、ＳＵＳＰ
ＥＮＤ信号１０８を”Ｌ”レベルにすることによって、
その後に来るゲートＧ７０４の出力信号Ｌ７５５の立ち
上がりにて、ゲートＧ７０７の出力信号Ｌ７６１は”
Ｈ”レベルになり、複合ゲートＧ７１８の論理条件が成
立し、ＣＡＳＮ信号１１４が”Ｌ”レベルになる。
ＥＮＤ信号１０８を”Ｌ”レベルにすることによって、
その後に来るゲートＧ７０４の出力信号Ｌ７５５の立ち
上がりにて、ゲートＧ７０７の出力信号Ｌ７６１は”
Ｈ”レベルになり、複合ゲートＧ７１８の論理条件が成
立し、ＣＡＳＮ信号１１４が”Ｌ”レベルになる。
【０１１１】この状態でセルフリフレッシュに入り、Ｃ
ＡＳＮ信号１１４が”Ｌ”レベルのままＲＡＳＮ信号１
１２が入力されるたびに、ダイナミックＲＡＭアレイ１
１５はリフレッシュされる。
ＡＳＮ信号１１４が”Ｌ”レベルのままＲＡＳＮ信号１
１２が入力されるたびに、ダイナミックＲＡＭアレイ１
１５はリフレッシュされる。
【０１１２】この場合、ＲＡＳ１０６の入力がないと
き、すなわちＣＰＵ１０１とシステムロジック１１０と
が停止したときでも、外部入力端子（ＥＸＴ）からの入
力により、信号Ｌ７６７がゲートＧ７０１の入力に接続
されている。このために、信号Ｌ７６７にダイナミック
ＲＡＭアレイ１１５のデータ保持時間の許せる範囲の周
期を持ったクロック入力により、さらに低消費電力での
ダイナミックＲＡＭアレイ１１５のデータ保持が可能に
なる。
き、すなわちＣＰＵ１０１とシステムロジック１１０と
が停止したときでも、外部入力端子（ＥＸＴ）からの入
力により、信号Ｌ７６７がゲートＧ７０１の入力に接続
されている。このために、信号Ｌ７６７にダイナミック
ＲＡＭアレイ１１５のデータ保持時間の許せる範囲の周
期を持ったクロック入力により、さらに低消費電力での
ダイナミックＲＡＭアレイ１１５のデータ保持が可能に
なる。
【０１１３】つぎに矢印４に示す変換動作の説明を図７
と図９とを用いて行う。
と図９とを用いて行う。
【０１１４】まずＳＵＳＰＥＮＤ信号１０８が”Ｈ”レ
ベルになり、その後に来るゲートＧ７０４の出力信号Ｌ
７５５の立ち下がりで、ゲートＧ７０７の出力信号Ｌ７
６１は、”Ｌ”レベルになり、ＣＡＳＮ信号１１４は”
Ｈ”レベルになる。
ベルになり、その後に来るゲートＧ７０４の出力信号Ｌ
７５５の立ち下がりで、ゲートＧ７０７の出力信号Ｌ７
６１は、”Ｌ”レベルになり、ＣＡＳＮ信号１１４は”
Ｈ”レベルになる。
【０１１５】これでセルフリフレッシュ状態を抜け、Ｃ
ＡＳビフォアＲＡＳリフレッシュに戻る。
ＡＳビフォアＲＡＳリフレッシュに戻る。
【０１１６】上記説明した移行回路により、ＣＡＳビフ
ォアＲＡＳリフレッシュとセルフリフレッシュとの切り
換えは簡単に行うことが可能で、しかもダイナミックＲ
ＡＭのデータ保持（サスペンド）を低消費電力で行うこ
とができる。
ォアＲＡＳリフレッシュとセルフリフレッシュとの切り
換えは簡単に行うことが可能で、しかもダイナミックＲ
ＡＭのデータ保持（サスペンド）を低消費電力で行うこ
とができる。
【０１１７】なお、ＲＥＳＥＴ信号１１６は、システム
の電源ＯＮの時ある時間だけ”Ｌ”レベルになりフリッ
プフロップなどの電子回路の初期化をおこなう。
の電源ＯＮの時ある時間だけ”Ｌ”レベルになりフリッ
プフロップなどの電子回路の初期化をおこなう。
【０１１８】
【発明の効果】以上の説明で明らかなように、本発明に
よりダイナミックＲＡＭを使用したパーソナルコンピュ
ータにおいて、その消費電流を極めて少なくし、ダイナ
ミックＲＡＭの低消費電流でのデータ保持を可能にする
ことができる。
よりダイナミックＲＡＭを使用したパーソナルコンピュ
ータにおいて、その消費電流を極めて少なくし、ダイナ
ミックＲＡＭの低消費電流でのデータ保持を可能にする
ことができる。
【０１１９】しかもダイナミックＲＡＭのリフレッシュ
変換回路を、従来のパーソナルコンピュータに追加して
設けても、ハードウェアとソフトウェアとの両面におい
て従来機と互換性は保たれる。
変換回路を、従来のパーソナルコンピュータに追加して
設けても、ハードウェアとソフトウェアとの両面におい
て従来機と互換性は保たれる。
【図１】本発明のダイナミックＲＡＭの構成を示す回路
図である。
図である。
【図２】ＲＡＳオンリーリフレッシュを説明するための
波形図である。
波形図である。
【図３】ＣＡＳビフォアＲＡＳリフレッシュを説明する
ための波形図である。
ための波形図である。
【図４】従来技術におけるダイナミックＲＡＭの構成を
示す回路図である。
示す回路図である。
【図５】システムロジックがリフレッシュ変換回路に出
力するＲＡＳオンリーリフレッシュを説明するための波
形図である。
力するＲＡＳオンリーリフレッシュを説明するための波
形図である。
【図６】システムロジックがリフレッシュ変換回路に出
力するＲＡＳオンリーリフレッシュの波形をリフレッシ
ュ変換回路内でＣＡＳビフォアＲＡＳリフレッシュに変
換する過程を説明するための波形図である。
力するＲＡＳオンリーリフレッシュの波形をリフレッシ
ュ変換回路内でＣＡＳビフォアＲＡＳリフレッシュに変
換する過程を説明するための波形図である。
【図７】本発明のリフレッシュ変換回路を示す回路図で
ある。
ある。
【図８】ＣＡＳビフォアＲＡＳリフレッシュからダイナ
ミックＲＡＭのデータ保持に移行し、さらにＣＡＳビフ
ォアＲＡＳリフレッシュに復帰する動作を説明するため
の波形図である。
ミックＲＡＭのデータ保持に移行し、さらにＣＡＳビフ
ォアＲＡＳリフレッシュに復帰する動作を説明するため
の波形図である。
【図９】ＣＡＳビフォアＲＡＳリフレッシュからダイナ
ミックＲＡＭのデータ保持に移行し、さらにＣＡＳビフ
ォアＲＡＳリフレッシュに復帰する過程と、ダイナミッ
クＲＡＭのデータ保持におけるセルフリフレッシュ動作
を説明するための波形図である。
ミックＲＡＭのデータ保持に移行し、さらにＣＡＳビフ
ォアＲＡＳリフレッシュに復帰する過程と、ダイナミッ
クＲＡＭのデータ保持におけるセルフリフレッシュ動作
を説明するための波形図である。
１０１ 中央処理装置（ＣＰＵ） １１０ システムロジック １１１ リフレッシュ変換回路 １１５ ダイナミックＲＡＭアレイ
Claims (3)
- 【請求項１】 中央処理装置とダイナミックＲＡＭアレ
イとシステムロジックとを具備するマイクロプロセッサ
システムにおいて、ダイナミックＲＡＭアレイに対して
ＲＡＳオンリーリフレッシュを実行したときに、ＲＡＳ
オンリーリフレッシュをＣＡＳビフォアＲＡＳリフレッ
シュに変換するためのリフレッシュ変換回路を設けるこ
とを特徴とするダイナミックＲＡＭ。 - 【請求項２】 ＣＡＳビフォアＲＡＳリフレッシュとセ
ルフリフレッシュとの切り換えと、ダイナミックＲＡＭ
のデータ保持を低消費電力で行うための移行回路を設け
ることを特徴とするダイナミックＲＡＭ。 - 【請求項３】 ダイナミックＲＡＭのデータ保持にあっ
て、セルフリフレッシュを実行中に中央処理装置とシス
テムロジックとが停止したとき、ダイナミックＲＡＭの
データ保持時間の許せる範囲の周期をもったクロック信
号を入力する外部入力端子を設け、中央処理装置とシス
テムロジックが停止したときでも引き続きセルフリフレ
ッシュを行うことを可能とすることを特徴とするダイナ
ミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11936893A JP3288473B2 (ja) | 1992-04-24 | 1993-04-23 | ダイナミックｒａｍ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-131598 | 1992-04-24 | ||
| JP13159892 | 1992-04-24 | ||
| JP11936893A JP3288473B2 (ja) | 1992-04-24 | 1993-04-23 | ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612865A true JPH0612865A (ja) | 1994-01-21 |
| JP3288473B2 JP3288473B2 (ja) | 2002-06-04 |
Family
ID=26457127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11936893A Expired - Fee Related JP3288473B2 (ja) | 1992-04-24 | 1993-04-23 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3288473B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0674320A1 (en) * | 1994-03-22 | 1995-09-27 | International Business Machines Corporation | Memory device with programmable self-refreshing and testing methods therefore |
-
1993
- 1993-04-23 JP JP11936893A patent/JP3288473B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0674320A1 (en) * | 1994-03-22 | 1995-09-27 | International Business Machines Corporation | Memory device with programmable self-refreshing and testing methods therefore |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3288473B2 (ja) | 2002-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2557057B2 (ja) | 擬似スタテイツクメモリサブシステム | |
| US6708262B2 (en) | Memory device command signal generator | |
| JPH01125795A (ja) | 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム | |
| KR0142795B1 (ko) | 디램 리프레쉬 회로 | |
| KR960012352B1 (ko) | 선택적 재생능력을 갖는 데이타 처리 시스템 및 상기 시스템내의 다이나믹 메모리를 재생하는 방법 | |
| JPS59140694A (ja) | ダイナミツクｒａｍのリフレツシユ方法 | |
| US6181609B1 (en) | Semiconductor memory device having circuit for controlling data-output timing | |
| US6597615B2 (en) | Refresh control for semiconductor memory device | |
| JP2006515453A (ja) | 低電力・高レイテンシモードおよび高電力・低ライトレイテンシモードならびに／あるいは独立して選択可能なライトレイテンシを備える記憶装置および方法 | |
| KR100615118B1 (ko) | 반도체 기억 장치 | |
| US6501699B2 (en) | Refresh control for semiconductor memory device | |
| US6930946B2 (en) | Refresh control and internal voltage generation in semiconductor memory device | |
| JP2002150768A (ja) | 半導体記憶装置 | |
| JP3288473B2 (ja) | ダイナミックｒａｍ | |
| US5402384A (en) | Dynamic ram | |
| JPS63183693A (ja) | 半導体記憶装置 | |
| JP2004185686A (ja) | 半導体記憶装置 | |
| JP4386657B2 (ja) | 半導体記憶装置 | |
| JPH10302475A (ja) | メモリ制御装置 | |
| JPH11232874A (ja) | 半導体記憶装置 | |
| JPH07226083A (ja) | 半導体記憶装置及びパルス整形器 | |
| KR900009213Y1 (ko) | D-ram제어기의 읽기/쓰기 명령신호 발생회로 | |
| JPH04229482A (ja) | Ｄｒａｍメモリ・システム | |
| JPH0973777A (ja) | メモリ装置 | |
| JPH03108185A (ja) | 半導体メモリ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |