KR900009213Y1 - D-ram제어기의 읽기/쓰기 명령신호 발생회로 - Google Patents
D-ram제어기의 읽기/쓰기 명령신호 발생회로 Download PDFInfo
- Publication number
- KR900009213Y1 KR900009213Y1 KR2019870024359U KR870024359U KR900009213Y1 KR 900009213 Y1 KR900009213 Y1 KR 900009213Y1 KR 2019870024359 U KR2019870024359 U KR 2019870024359U KR 870024359 U KR870024359 U KR 870024359U KR 900009213 Y1 KR900009213 Y1 KR 900009213Y1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- read
- flip
- output
- flops
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
내용 없음.
Description
제 1 도는 본 고안 D-RAM제어기의 읽기 쓰기명령신호 발생기의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
CPU : 중앙처리장치: 상태신호
ALE : 어드레스래치인에이블신호 1,2,3,6 : D-플립플롭
4 : 인버터 5 : 노아게이트
7,8 : 낸드게이트: 읽기 명령신호
: 쓰기명령신호
본 고안은 D-RAM제어기의 읽기/쓰기 명령신호발생회로에 관한 것으로 특히 중앙처리장치로부터 읽기, 쓰기 명령신호를 입력받아 D-RAM를 어세스하게되는 D-RAM제어기의 읽기 쓰기 명령신호를 조기에 발생시켜 D-RAM을 안정적으로 에세스하도록함으로써 시스템 구동을 안정되게 하도록한 D-RAM제어기의 읽기 쓰기 명령신호 발생회로에 관한 것이다.
일반적으로 D-RAM제어기의 중앙처리장치로부터 읽기, 쓰기명령신호를 받아 D-RAM 콘트롤신호인 쓰기 인에이블(WE)행 어드레스명령신호(RAS) 및 열어드레스명령신호(CAS)을 만들어 D-RAM을 어세스시키되, 상기 D-RAM 제어기에는 재생신호(refresh)인 쓰기 사이클동안 쓰여진 데이타 또는 읽기 사이클동안 유효데이타 지시명령출력으로 램어레이로부터 유효 데이타를 래치하는데 이용되어지는 전송승인 출력신호와 메모리억세스 사이클시작을 지시하는 시스템 승인출력신호를 중앙처리 장치의 클럭준비신호에 연결하여 상기 중앙처리장치의 억세스 타이밍에 대기신호가 가해지도록 함으로써 중앙처리장치의 타이밍이 대기되도록하여 상기 중앙처리장치가 D-RAM을 안정적으로 억세스하도록하게 되어 있는바, 이와같이 구동하게 되는 D-RAM제어기는 상기 전송승인 출력신호가 대기신호를 가해줄만큼 충분히 빨리 부액티브(Not Active)되어 중앙처리장치에 대기신호를 가해주어야 하는데 상기 전송승인 출력신호가 대기신호를 가해줄 만큼 부액티브(not active)되지 않음으로 인하여 상기 대기신호가 자주 생략되어 D-RAM을 안정되게 억세스시키지 못하게됨으로써 결국 시스템의 안정성을 저하시키게되는 문제점을 가지게 되었다.
본 고안의 목적은 읽기나 쓰기를 어드레스 신호를 래치시키기 위하여 중앙처리장치로부터 출력되는 어드레스래치인에이블 신호가 나온후 약 1개의 클럭사이클 정도 지난후에 중앙처리장치로부터 발생하게되는 읽기 및 쓰기신호의 발생율 1/3클럭사이클정도 빠르게 구동시켜 전송승인 출력신호를 조기구동시킴으로써 상기 중앙처리장치에 대기신호가 가해지도록하여 대기신호가 간혹 빠져 시스템 구동이 불안정하게되는 것을 방지하도록하는 D-RAM제어기의 읽기 쓰기 명령신호 발생회로를 제공하는데 있으며 상기의 목적을 실현하기 위하여 본 고안은 중앙처리장치로부터 출력되는 스테이터스 신호를 받아 인버터를 통한 어드레스 래치인에이블신호에 의하여 읽기 쓰기 명령신호를 1/3사이클 빠르게 출력되도록한 D플립플롭들과, 상기 D플립플롭에서 출력된 신호들을 부논리곱하여 읽기 쓰기 명령신호를 출력하는 낸드게이트와, 상기 중앙처리장치로부터의 노아게이트를 통하여 출력되는 읽기 쓰기 명령신호가 반전될때 상기 D플립플롭들을 클리어시키는 다른 하나의 D플립플롭으로 구성하여서된 것을 특징으로 한다.
이하 첨부된 도면에 의거 본 고안을 상세히 설명하면 다음과 같다.
중앙처리장치(CPU)로부터 출력되는 각각의 상태신호(Status) 는 D플립플롭(1), (2), (3) 각각의 입력단자(D)에 인가되어 접속하되 이 D 플립플롭(1)(2)(3) 각각의 출력단자(Q1),, (Q3)는 이를 부논리곱하여 조기 읽기 명령신호를 출력시키게되는 낸드게이트(7)에 입력되게 접속하고, 상기 각각의 D플립플롭(1), (2), (3)의 각각의 출력단자(Q1), (Q2),는 이를 부논리곱하여 조기쓰기명령신호를 출력시키게되는 낸드게이트(8)에 입력되게 접속하며 상기 각각의 D플립플롭(1), (2), (3)의 클럭단자(CK)에는 읽기나 쓰기시 중앙처리장치로부터 어드레스를 래치시키기 위한 어드레스래치 인에이블신호(ALE)가 인버터(4)를 통해서 각각 입력되게 접속하는 한편 상기 어드레스 래치인에이블신호(ALE)가 나온후 약 1개의 클럭사이클정도가 지난후에 중앙처리장치(CPU)로부터 출력되는 데이타 읽기 신호와 쓰기신호는 입력단자에 전원전압(Vcc)과 클리어단자(CLK)에 상기 어드레스래치 인에이블(ALE)가 입력되게 접속된 D플립플롭(6)의 클럭단자(CK)에 부논리합노아게이트(5)를 통하여 인가되도록 접속하고 상기, D플립플롭(6)의 출력단자는 상기 데이타 읽기신호와 쓰기신호가 반전될때 상기 각각의 D플립플롭(1), (2), (3)의 클럭단자(CLK)에 클리어신호가 인가되도록 접속시켜서 된 것이다.
상기와 같이 구성시켜서된 본 고안의 작용효과를 설명하면 다음과 같다.
먼저 중앙처리장치(CPU)는 버스사이클을 시작하고 현재의 버스사이클의 동작상태를 상태(Status) 신호로 출력하되 이들 상태신호는 읽기 쓰기명령신호 보다 빠른주기를 가지며 이때 읽기 사이클일 경우, 상태신호는 각각 1,0,1 신호를 쓰기 명령사이클 일 경우, 0,1,1 신호를 출력시켜 이 상태신호를 D플립플롭(1), (2), (3)의 입력단자(D)에 입력시켜주게된다.
이와같이 D플립플롭(1), (2), (3)에 상기 상태신호를 입력시킨 상태에서 중앙처리장치(CPU)로부터 인버터(4)를 통해서 어드레스래치인 에이블신호(ALE)를 반전시켜서 어드레스래치인에이블신호가 하이신호에서 로우신호로 변화할때 상기 D-플립플롭(1), (2), (3)의 입력단자(D)에 입력되는 상기 상태신호를 D-플립플롭(1), (2), (3)의 각각의 출력단자(Q1)(Q2)(Q3)에 래치되게되고 이 래치된 출력은 낸드게이트(7), (8)의 입력측에 각각 입력되게되는데 이때 읽기 사이클인 경우 조기 읽기 명령신호를 출력시키는 낸드게이트(7)의 압력단에는 상기 읽기 명령상태신호의 1, 0, 1에 대하여 D-플립플롭(1), (2), (3)의 출력단자(Q1),, (Q3)에 래치된(1,1,1)의 출력신호를 입력시키게되므로 조기읽기 명령신호를 출력시키는 낸드게이트(7)는 하이에서 로우신호로 반전되어 액티브되게 되며 반면에 조기 쓰기명령을 출력시키는 낸드게이트(8)의 입력단에는 D-플립플롭(1), (2), (3)의 출력단자(Q1), (Q2),에 래치된 (1, 0, 0)의 출력신호가 입력되어 로우에서 하이신호로 반전되므로 액티브되지 않게된다.
한편, 쓰기 사이클인 경우, 상기 낸드게이트(8)의 입력단자(D)에는 상기 쓰기명령시 상태신호인 0, 1, 1에 대하여 D플립플롭(1), (2), (3)의 출력단자(Q1), (Q2),에 래치된(1, 1, 1)의 출력신호가 입력되게되므로 조기 쓰기 명령신호를 출력시키는 낸드게이트(8)는 하이에서 로우신호로 반전되어 액티브되게 되는 반면에 상기 조기 읽기 명령을 출력시키는 낸드게이트(7)의 입력단자에는 D플립플롭(1), (2), (3)의 출력단자(Q1),, (Q3)에 래치된(1, 0, 0)의 출력신호가 입력되어 로우에서 하이신호로 반전되므로 액티브되지 않게된다.
따라서 상기 액티브되는 순간에는 정상적인 경우보다 1/3클럭정도 빠른 읽기 쓰기 명령신호를 출력시키게되는 것이다.
그후 읽기 및 쓰기 명령신호가 로우에서 하이로 반전되면 이 하이신호는 D플립플롭(6)의 클럭단자(CLK)에 인가되고 따라서 D플립플롭(6)의 출력단자에서는 저레벨을 출력시켜 상기 D플립플롭(1), (2), (3)의 클리어단자(CK)에 인가시켜 주게되므로 상기 D플립플롭(1), (2), (3)은 클리어되어 그의 출력단자(Q1), (Q2), (Q3)에서 각각의 로우 신호가 출력되어 낸드게이트(7),(8)의 입력단자에 각각 입력되므로 낸드게이트(7),(8)의 출력단에서 조기 읽기명령신호및 조기쓰기명령신호가 하이신호로 출력되어 읽기, 쓰기, 사이클을 끝내게 되는 것이다.
이상에서 설명한 바와같이 본 고안은 중앙처리장치로부터 읽기, 쓰기 명령신호를 입력받아 D-RAM을 억세스하게되는 D-RAM제어기의 읽기 쓰기 명령신호를 조기에 발생시킬수 있도록함으로써 이 조기발생 읽기 쓰기 명령신호에 의하여 대기 신호를 갖게하여 D-RAM을 안정적으로 억세스시켜 주게되어 결국 시스템 구동을 안정되게 할 수 있는 이점을 제공하게 되는 것이다.
Claims (1)
- 중앙처리장치(CPU)로부터 출력되는 각각의 상태신호를 입력신호로하여 상기 중앙처리장치(CPU)로부터 출력되는 어드레스래치인에이블신호(ALE)를 인버터(4)를 통하여 반전된 클럭단자(CK)에 인가되는 신호에 의하여 상기 상태신호를 출력으로 래치시키는 D플립플롭(1), (2), (3)과, 이 D플립플롭(1), (2), (3)의 각각 출력단자(Q1)(Q2)(Q3)를 부논리곱하여 1/3 클럭사이클 빠르게 조기 읽기 쓰기 명령신호를 출력시키는 낸드게이트(7), (8)와, 상기 읽기 쓰기 명령신호가 로우에서 하이로 반전되어 노아게이트(5)를 통하여 클럭단자(CK)에 입력될때 상기 D플립플롭(1), (2), (3)을 클리어시켜 상기 낸드게이트(7), (8)의 출력단에서 하이신호로 출력시켜 읽기, 쓰기 사이클을 끝내도록하는 D플립플롭(6)으로 구성하여서된 것을 특징으로 하는 D-RAM제어기의 읽기/쓰기명령신호 발생회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019870024359U KR900009213Y1 (ko) | 1987-12-31 | 1987-12-31 | D-ram제어기의 읽기/쓰기 명령신호 발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019870024359U KR900009213Y1 (ko) | 1987-12-31 | 1987-12-31 | D-ram제어기의 읽기/쓰기 명령신호 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890014230U KR890014230U (ko) | 1989-08-10 |
| KR900009213Y1 true KR900009213Y1 (ko) | 1990-10-06 |
Family
ID=19271247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019870024359U KR900009213Y1 (ko) | 1987-12-31 | 1987-12-31 | D-ram제어기의 읽기/쓰기 명령신호 발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR900009213Y1 (ko) |
-
1987
- 1987-12-31 KR KR2019870024359U patent/KR900009213Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890014230U (ko) | 1989-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW473733B (en) | Refresh-type memory with zero write recovery time and no maximum cycle time | |
| KR960012012A (ko) | 동기형 반도체 기억 장치 | |
| EP0186906A2 (en) | Semiconductor memory attaining high data read speed and having high noise margin | |
| JPH0461437B2 (ko) | ||
| EP0273233B1 (en) | Semiconductor memory control circuit | |
| TW452799B (en) | Synchronous semiconductor memory device with a clock generating circuit | |
| JPH1074389A (ja) | カウンタ回路及びこのカウンタ回路を備えた半導体記憶装置 | |
| KR900009213Y1 (ko) | D-ram제어기의 읽기/쓰기 명령신호 발생회로 | |
| JPH028399B2 (ko) | ||
| KR20070029193A (ko) | 데이터 유지 래치를 갖는 메모리 장치 | |
| JP4209064B2 (ja) | 半導体記憶装置 | |
| EP0899741B1 (en) | Burst mode type semiconductor memory device | |
| JPH10125072A (ja) | 半導体メモリ装置 | |
| EP0500304A2 (en) | A semiconductor memory device | |
| KR100394322B1 (ko) | 리프레쉬 동작을 제어할 수 있는 디램 셀을 이용한 에스램호환 메모리 장치 | |
| WO1993022769A1 (en) | Dynamic ram | |
| JPH0434233B2 (ko) | ||
| KR100234369B1 (ko) | 스태틱 램 반도체 장치의 출력 구동회로 | |
| KR100518218B1 (ko) | 램버스 디램의 데이타 입력 시프터 회로 | |
| JP2563715B2 (ja) | ダイナミック型記憶装置 | |
| JP3288473B2 (ja) | ダイナミックｒａｍ | |
| KR100404286B1 (ko) | 디램 셀을 이용한 에스램 호환 메모리 장치의 기입 마스터신호 발생 회로 | |
| KR920000510Y1 (ko) | Dram 리프레시 회로 | |
| KR0124131Y1 (ko) | 동적메모리 억세스 제어 회로 | |
| KR20010027372A (ko) | 디램 반도체 장치의 ｃｂｒ 카운터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 19980925 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |