JPH06125037A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【構成】 半導体装置の一種である、マルチ・チップ・
モジュールのベース基板２の配線層２２を形成した後
に、チップを搭載する領域の間に相当する直線状の領域
のベース基板本体を除去し折り返し用の溝２ａ，２ｂを
形成し、この溝を用いてベース基板を折曲げることによ
り、基板面積を縮小してパッケージの凹部に収容するよ
うにした。 【効果】 ベース基板の面積が縮小するので、汎用の小
型の安価なセラミックパッケージに収容でき、搭載した
チップがパッケージ凹部の底部や凹部を覆う蓋に接触す
るので、放熱を効率よく行なえる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、同一パッケージ内に
収容される複数のチップを搭載するマルチチップ・モジ
ュールのベース基板に関し、特に、そのパッケージに低
コストのものを使用でき、マルチチップ・モジュールを
安価に構成できるようにしたものに関するものである。

【０００２】

【従来の技術】近年の半導体および情報処理分野での技
術革新はめざましいものがある。なかでも、個人使用に
適した高性能電算機であるワークステーションの分野で
の性能向上には目をみはるものがある。ワークステーシ
ョンはそのＣＰＵとしてＲＩＳＣ（Reduced Instructio
n Set Computer）チップを採用することが多いが、高性
能なＲＩＳＣチップではその動作周波数は数十ＭＨｚに
も達している。

【０００３】ところで、図４(a),(b) に示すように、こ
うしたＲＩＳＣチップ（＝ＣＰＵチップ）４１はＦＰＵ
(Floating Point Processing Unit)チップ４２やキャッ
シュチップ４３等とともにそれぞれパッケージに封入さ
れて、ＣＰＵボードとなるプリント回路基板４４上に搭
載されるのが一般的である。

【０００４】このようなＣＰＵボードでは、プリント回
路基板上に配線パターンが引き回されるが、クロック周
波数の向上に伴って、配線長による信号の伝搬遅延時間
や寄生容量の影響が無視できなくなってきた。この問題
を回避するためにボード上の実装面積効率を改善するこ
とも考えられるが、この点の改善を図るべく配線パター
ンのピッチを狭めたとしても、それは２００μｍ程度が
限界であり、５０ＭＨｚ程度を境にしてこの方式での実
装は限界に達すると言われている。

【０００５】ところで、このような状況を一挙に解決で
きる実装技術としてマルチチップ・モジュール（ＭＣ
Ｍ：multichip module）が最近にわかに脚光をあびてき
た。

【０００６】マルチチップ・モジュールは同一のパッケ
ージの中に、ベアチップ、即ちパッケージングしない状
態のＩＣチップをタブ（プラスチックパッケージの場
合）やベース基板（セラミックパッケージの場合）に複
数搭載して直接実装するものであり、チップ自体のパッ
ケージが不要となるため、インダクタンスとキャパシタ
ンスが低減する。同時にその実装密度も向上するので、
チップ間の配線が短くなり、信号の伝搬遅延時間も短く
なる。従って、マルチチップ・モジュールを使用するこ
とにより、上述のようなボード実装方式では不可能であ
った１００ＭＨｚ程度での動作も可能になると言われて
いる。

【０００７】なお、ワークステーションのＣＰＵモジュ
ール等、高信頼性が要求されたり発熱対策を施す必要が
ある分野ではセラミックパッケージを使用するのが一般
的であり、集積度や歩留りの向上を意図した分野ではプ
ラスチックパッケージを使用するのが一般的である。

【０００８】図５は従来のマルチチップ・モジュールの
一例を示す断面図であり、ここではセラミックパッケー
ジを使用したものを示している。図において、５１はベ
ース基板上に搭載される、ＣＰＵ，ＦＰＵ等のＩＣチッ
プ、５２はシリコン製のベース基板、５３はその凹部５
３ａにベース基板５２を収容するセラミックパッケー
ジ、５４はその外部リード、５５はパッケージ５３の凹
部５３ａを覆う金属製の蓋である。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うなマルチチップ・モジュールでは、上述のような高密
度実装を行なう結果、従来のボード実装方式でもすでに
問題となっている放熱の問題がより深刻になってくる。
すなわち、マルチチップ・モジュールではボード実装方
式に比べチップの実装面積比率が１桁程度上昇し、ま
た、ワークステーションでは空冷方式を前提とするた
め、装置の冷却を効率的に行なう必要がある。このた
め、パッケージ材料を通常のＡｌ₂ Ｏ₃ （アルミナ）セ
ラミックからＡｌＮセラミック等の熱伝導性の良好な材
料に変更する等の対策も考えられるが、この材料ではパ
ッケージの量産が進んでいないために、装置の大幅なコ
ストアップを招いてしまう。

【００１０】また、ベース基板に搭載するチップの個数
が多い程トータルコストが低下するため、搭載するチッ
プ個数を多く（〜１０個）する傾向が見られるが、これ
に伴いベース基板が大型化し、これを収容するパッケー
ジにカスタム設計のものが要求され、また大型のパッケ
ージが必要となるため、この点からもパッケージコスト
が上昇してしまうという問題があった。

【００１１】この発明は、上記のような従来のものの問
題点を解消するためになされたもので、セラミックパッ
ケージとして安価なものを使用でき、装置のコストアッ
プを招くことなくマルチチップ・モジュールの放熱の問
題を解消できるマルチチップ・モジュールのベース基板
を得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係るマルチチ
ップ・モジュールのベース基板は、チップを搭載するベ
ース基板の材料としてシリコンを用い、チップを搭載す
る面とは反対側の面に基板折り返し用の溝を形成する。
そしてこの折り返し用の溝を折り目としてベース基板を
折り曲げたものを、セラミックパッケージのキャビティ
内に実装するようにしたものである。

【００１３】

【作用】この発明においては、上述のように装置を構成
したので、数十ミリ角となる大型のベース基板の総面積
を縮小して、量産の進んだ小型のセラミックパッケージ
内に実装でき、マルチチップ・モジュールの総コスト中
に占めるパッケージの割合いが上昇するのを防止する。
また、折り返した部分に位置するチップはベース基板を
介することなくパッケージの底面と接触し、折り返さな
かった部分に位置するチップはパッケージの蓋の裏面と
放熱材を介して接触するので、セラミックのなかでも熱
伝導度の高いものを選択することなくその放熱が容易に
行なえる。

【００１４】

【実施例】以下、この発明の一実施例を図について説明
する。図１(a),(b),(c) はこの発明の一実施例によるマ
ルチチップ・モジュールのベース基板およびこれを採用
した半導体装置の断面構造を示し、図において、１はア
ルミナセラミックパッケージで、図１(a),(b) の実施例
ではフェイスアップおよびフェイスダウンタイプのＰＧ
Ａ（Pin Grid Array）パッケージを示している。２はこ
のパッケージ１の凹部１ａに収容されたベース基板であ
り、その周辺部には折り返し用の溝２ａ，２ｂが形成さ
れており、これを折り目として基板周辺部を図中の矢印
Ｃの方向に折り曲げることによりそのトータルの面積を
縮小して凹部１ａ内に収容されている。３はこのベース
基板２上に搭載された半導体集積回路チップであり、Ｃ
ＰＵチップ３ａ，ＦＰＵチップ３ｂ，キャッシュチップ
３ｃ等がこれに該当する。４はこのベース基板２とパッ
ケージ１とを接続するボンディングワイヤである。

【００１５】図２はこの実施例において使用するベース
基板の製造工程を示すフローである。

【００１６】先ず、例えば５０mm角のシリコン基板２１
を切り出すべき８インチφのウエハの表面にポリイミド
を層間絶縁膜２２２としＡｌ等を配線材料とする５〜６
層の金属配線層２２１を順次形成し、基板２１と配線層
２２からなるベース基板２を完成する（図２(a),(b),
(c) 参照）。なお、２２３は最上層に形成されるボンデ
ィングパッド、２２４は層間を接続するためのバイアホ
ールである。

【００１７】次に、このベース基板２上に半導体集積回
路チップ３を搭載する（図２(d) 参照）。このチップの
実装は、例えばワイヤボンディングでもよいし、フリッ
プチップ実装やＴＡＢ(Tape Automated Bonding)実装で
もよい。但し、マルチチップモジュールではその総合的
な歩留りは、個々のチップの歩留りａ（＜１）をチップ
の個数Ｘで累乗したもの（＝ａ^X ）となり、搭載するチ
ップの個数が多くなるとその歩留りが急激に低下するこ
とを考えると、リワーク、即ち、不良チップの交換が可
能なフリップチップやＴＡＢ実装を採用するのが実際的
である。

【００１８】次に、このベース基板２の裏面の折り返し
溝を形成すべき箇所に開口を有するようにマスクを形成
し、等方性または異方性のエッチングを行なうことよ
り、折り返し溝２ａ，２ｂを形成する。その際、エッチ
ングが基板２１の表面に達すると基板２１と配線層２２
とではその材質が異なるため、この配線層と基板との界
面にてエッチングが自動的に停止し（図２(e) 参照）、
通常の基板同士をフィルム状のフレキシブル配線で接続
したのと同様の状態となる。

【００１９】次に、このようにして溝の形成が完了した
段階で、折り返し溝２ａ，２ｂを折り目としてベース基
板２の周辺部２４，２５を折り返し、その中央部２３と
その裏面同士をエポキシ等の接着剤２６で接着する（図
２(f),(g) 参照）。

【００２０】次に、上記周辺部２４，２５上に実装され
たチップの非能動面とパッケージ１の凹部１ａとをガラ
スエポキシ樹脂，銀ガラスペースト，低融点ガラス等の
接着剤２７で接着し、ベース基板２を凹部１ａ内に固定
する（図２(g) 参照）。

【００２１】次にベース基板２とパッケージ１とをボン
ディングワイヤ４によりワイヤボンディングする（図２
(h) 参照）。したがって、この実施例ではベース基板２
のボンディングパッド２２３は基板２の中央部２３の周
縁部に形成しておく必要がある。

【００２２】そして、ベース基板２の中央部２３上に実
装されたチップ３の非能動面とパッケージの蓋５とをシ
リコン系等の熱伝導性の良い接着剤２８で接着したり、
この間に液体ヒートシンクを配設したりするとともに、
蓋５の周縁をパッケージと接着することにより、本実施
例装置が完成する（図２(i) 参照）。なお、この図２の
実施例では、その各工程をシリコン基板の状態で流して
いるように図示したが、実際はウエハの状態で流し、最
終的にダイシングを行なって基板を切り出している。

【００２３】また、図３はこの実施例において使用する
ベース基板の他の製造工程を示すフローである。

【００２４】先ず、８インチφのウエハ１２１の表面に
ベース基板の配線層となるべき多層配線層１２２の形成
を行なう。この配線層は上述のように、ポリイミドを層
間絶縁膜としＡｌを金属配線とする層である（図３(a),
(b) 参照）。

【００２５】次に、このウエハの裏面から、所定の位置
に異方性または等方性エッチングにより、折り返し溝を
選択的に形成する（図３(c) 参照）。

【００２６】次に、このようにして折り返し溝が完成し
たウエハを所定の位置でダイシングし、ベース基板２に
分割する（図３(d) 参照）。なお１２３はダイシングラ
インである。

【００２７】次に、このようにして形成したベース基板
２上に半導体集積回路チップ３を搭載する（図３(e) 参
照）。その際、その実装方法は、上述のような理由で、
フリップチップあるいはＴＡＢ実装を採用するが望まし
い。

【００２８】次に、このようにして溝の形成が完了した
段階で、折り返し溝２ａ，２ｂを折り目としてベース基
板２の周辺部２４，２５を折り返す（図３(e) 参照）。
これ以降の工程は図２(g) 〜図２(i) と同様であるの
で、以下、図２を用いて説明する。

【００２９】次に、ベース基板の中央部２３と周辺部２
４，２５をその裏面同士を接着剤２６で接着し、上記周
辺部２４，２５上に実装されたチップの非能動面とパッ
ケージ１の凹部１ａとをガラスエポキシ樹脂，銀ガラス
ペースト，低融点ガラス等の接着剤２７で接着し、ベー
ス基板２を凹部１ａ内に固定する（図２(g) 参照）。

【００３０】次にベース基板２とパッケージ１とをボン
ディングワイヤ４によりワイヤボンディングする（図２
(h) 参照）。したがって、この実施例ではベース基板２
のボンディングパッドは基板２の中央部２３の周縁部に
形成しておく必要がある。

【００３１】そして、ベース基板２の中央部２４上に実
装されたチップ３の非能動面とパッケージの蓋５とを熱
伝導性の良い接着剤２８で接着するとともに、蓋５の周
縁をパッケージと接着することにより、本実施例装置が
完成する（図２(i) 参照）。

【００３２】次に作用，効果について説明する。本実施
例では、ベース基板２の周辺部が折り返され、小面積と
なっているので、量産が進んで安価となった既存の小型
パッケージにベース基板を収容できる。従って、数十ミ
リ角のベース基板をそのままのサイズで凹部に収容でき
るカスタム設計のパッケージが不要となり、総コストに
占める割合が大きいパッケージコストを激減でき、マル
チチップモジュールを安価に提供できる。また、小型の
セラミックパッケージを使用できるので、このマルチチ
ップ・モジュールを搭載した機器の小型，軽量化を達成
できる効果もある。

【００３３】また、このような小スペースの凹部にベー
ス基板を収容したとしても、その下側のチップは熱伝導
性の良い接着剤により図１の矢印Ｂで示したようにパッ
ケージ側に効率よく放熱され、またその上側のチップは
蓋と接着剤を介して接触しているので、この面において
も図１の矢印Ａで示したように、放熱を効率よく実行す
ることができる。

【００３４】さらに、本実施例では、ベース基板が一枚
ものではなく、基板が中心部と周辺部とに分割されてお
り、折り返し溝に相当する部分はポリイミドと金属配線
による配線層のみからなるフレキシブルな構造となって
いるので、この配線層においてベース基板とパッケージ
との熱膨張率の違いによる応力を吸収でき、熱サイクル
によりベース基板に割れが生じてしまうのを防止でき
る。

【００３５】なお、上記実施例では、半導体集積回路チ
ップがディジタルＩＣのみの場合について説明したが、
アナログＩＣであってもよく、上記実施例と同様の効果
を奏する。

【００３６】また、上記実施例では、半導体集積回路チ
ップのみをベース基板上に搭載する場合について説明し
たが、コンデンサ等の個別部品を搭載するようにしても
よく、上記実施例と同様の効果を奏する。

【００３７】さらに、上記実施例では、折り返し溝を２
箇所に形成するものを示したが、これは１箇所あるいは
３箇所以上に形成してもよいことは言うまでもない。

【００３８】

【発明の効果】以上のように、この発明に係るマルチチ
ップ・モジュールのベース基板によれば、ベース基板と
してシリコン製のものを用い、ベース基板の半導体集積
回路チップ搭載領域の間に位置する直線状の領域のうち
の所要のものを、上記多層配線層のみが存在する領域と
し、ベース基板本体のチップ非搭載面同士が接触するよ
うに上記多層配線層のみとなった領域を折り目として基
板本体を折り曲げるようにしたので、小型のパッケージ
であってもベース基板を収容でき、パッケージコストの
低減が可能である。また、ベース基板の折り返した部分
に位置するチップはベース基板を介することなくパッケ
ージの底面と接触し、折り返さなかった部分に位置する
チップはパッケージの蓋と接触するので、その放熱を容
易に行なえる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるマルチチップ・モジュ
ールのベース基板を採用した半導体装置の断面図であ
る。

【図２】本発明の一実施例によるマルチチップ・モジュ
ールのベース基板の製造工程を示すフロー図である。

【図３】本発明の他の実施例によるマルチチップ・モジ
ュールのベース基板の製造工程を示すフロー図である。

【図４】ボード実装方式によりＣＰＵチップを搭載した
ＣＰＵボードを示す図である

【図５】従来のマルチチップ・モジュールの一例を示す
断面図である。

【符号の説明】

１ アルミナセラミックパッケージ ２ ベース基板 ２２ 配線層 ３ ＩＣチップ ２ａ，２ｂ 折り返し溝

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年５月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】マルチチップ・モジュールは同一のパッケ
ージの中に、ベアチップ、即ちパッケージングしない状
態のＩＣチップをリードフレーム（プラスチックパッケ
ージの場合）やベース基板（セラミックパッケージの場
合）に複数搭載して直接実装するものであり、チップ自
体のパッケージが不要となるため、インダクタンスとキ
ャパシタンスが低減する。同時にその実装密度も向上す
るので、チップ間の配線が短くなり、信号の伝搬遅延時
間も短くなる。従って、マルチチップ・モジュールを使
用することにより、上述のようなボード実装方式では不
可能であった１００ＭＨｚ程度での動作でも可能となる
と言われている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】なお、ワークステーションのＣＰＵモジュ
ール等、高信頼性が要求されたり発熱対策を施す必要が
ある分野ではセラミックパッケージを使用するのが一般
的であり、低価格を意図した分野ではプラスチックパッ
ケージを使用するのが一般的である。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】先ず、例えば５０mm角のシリコン基板２１
を切り出すべき８インチφのウエハの表面にポリイミド
を層間絶縁膜２２２としＡｌ等を配線材料とする５〜６
層等の金属配線層２２１を順次形成し、基板２１と配線
層２２からなるベース基板２を完成する（図２(a),(b),
(c) 参照）。なお、２２３は最上層に形成されるボンデ
ィングパッド、２２４は層間を接続するためのバイアホ
ールである。

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年５月２１日

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 半導体装置

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】

【産業上の利用分野】この発明は、同一パッケージ内に
収容される複数のチップを搭載するマルチチップ・モジ
ュールにおいて、複数のチップを搭載しその間の電気的
な接続を行なうベース基板と呼ばれる半導体装置に関
し、特に、そのパッケージに低コストのものを使用で
き、マルチチップ・モジュールを安価に構成できるよう
にしたものに関するものである。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】

【課題を解決するための手段】この発明に係る半導体装
置は、チップを搭載するベース基板の材料としてシリコ
ンを用い、チップを搭載する面とは反対側の面に基板折
り返し用の溝を形成する。そしてこの折り返し用の溝を
折り目としてベース基板を折り曲げたものを、セラミッ
クパッケージのキャビティ内に実装するようにしたもの
である。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】

【実施例】以下、この発明の一実施例を図について説明
する。図１(a),(b),(c) はこの発明の一実施例による半
導体装置であるところのマルチチップ・モジュールのベ
ース基板およびこれを採用した半導体装置の断面構造を
示し、図において、１はアルミナセラミックパッケージ
で、図１(a),(b) の実施例ではフェイスアップおよびフ
ェイスダウンタイプのＰＧＡ（Pin Grid Array）パッケ
ージを示している。２はこのパッケージ１の凹部１ａに
収容されたベース基板であり、その周辺部には折り返し
用の溝２ａ，２ｂが形成されており、これを折り目とし
て基板周辺部を図中の矢印Ｃの方向に折り曲げることに
よりそのトータルの面積を縮小して凹部１ａ内に収容さ
れている。３はこのベース基板２上に搭載された半導体
集積回路チップであり、ＣＰＵチップ３ａ，ＦＰＵチッ
プ３ｂ，キャッシュチップ３ｃ等がこれに該当する。４
はこのベース基板２とパッケージ１とを接続するボンデ
ィングワイヤである。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３８

【補正方法】変更

【補正内容】

【００３８】

【発明の効果】以上のように、この発明に係る半導体装
置によれば、ベース基板としてシリコン製のものを用
い、ベース基板の半導体集積回路チップ搭載領域の間に
位置する直線状の領域のうちの所要のものを、上記多層
配線層のみが存在する領域とし、ベース基板本体のチッ
プ非搭載面同士が接触するように上記多層配線層のみと
なった領域を折り目として基板本体を折り曲げるように
したので、小型のパッケージであってもベース基板を収
容でき、パッケージコストの低減が可能である。また、
ベース基板の折り返した部分に位置するチップはベース
基板を介することなくパッケージの底面と接触し、折り
返さなかった部分に位置するチップはパッケージの蓋と
接触するので、その放熱を容易に行なえる効果がある。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明の一実施例による半導体装置であるとこ
ろのマルチチップ・モジュールのベース基板を採用した
半導体装置の断面図である。

【図２】本発明の一実施例による半導体装置であるとこ
ろのマルチチップ・モジュールのベース基板の製造工程
を示すフロー図である。

【図３】本発明の他の実施例による半導体装置であると
ころのマルチチップ・モジュールのベース基板の製造工
程を示すフロー図である。

【図４】ボード実装方式によりＣＰＵチップを搭載した
ＣＰＵボードを示す図である

【図５】従来のマルチチップ・モジュールの一例を示す
断面図である。

【符号の説明】 １ アルミナセラミックパッケージ ２ ベース基板 ２２ 配線層 ３ ＩＣチップ ２ａ，２ｂ 折り返し溝

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の半導体集積回路チップが搭載され
   る側の面に、多層配線層が形成されたマルチチップ・モ
   ジュールのベース基板において、 上記ベース基板としてシリコン製のものを用い、 上記ベース基板の半導体集積回路チップ搭載領域の間に
   位置する直線状の所要の領域は、上記多層配線層のみが
   存在する領域とし、 かつ、ベース基板本体のチップ非搭載面同士が相対する
   ように上記多層配線層のみとなった領域を折り目として
   基板本体を折り曲げてなることを特徴とするマルチチッ
   プ・モジュールのベース基板。