JPH0612465A - 静的遅延解析用並列処理システム - Google Patents
静的遅延解析用並列処理システムInfo
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- JPH0612465A JPH0612465A JP4189872A JP18987292A JPH0612465A JP H0612465 A JPH0612465 A JP H0612465A JP 4189872 A JP4189872 A JP 4189872A JP 18987292 A JP18987292 A JP 18987292A JP H0612465 A JPH0612465 A JP H0612465A
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Abstract
(57)【要約】
【目的】 静的遅延解析処理の高速化を図る。
【構成】 回路情報格納部１は回路素子および回路素子
間の接続に関する情報を格納する。段数付け部２は回路
情報格納部１に格納された情報を基に、回路内の全端子
について遅延解析の対象となるパスの始点からの端子段
数を求める。段数情報格納部３は段数付け部２で求めら
れた回路内の全端子各々の端子段数を、全端子各々に対
応付けて格納する。割り付け部４は段数情報格納部３に
格納された回路内の全端子各々の端子段数を基に、複数
の処理装置に割り付けられる同一段数の端子が略均等と
なるように割り付けを行う。 【効果】 特定の処理装置における待ち時間の発生が少
なく、並列性の高い、高速な処理が可能となる。
間の接続に関する情報を格納する。段数付け部２は回路
情報格納部１に格納された情報を基に、回路内の全端子
について遅延解析の対象となるパスの始点からの端子段
数を求める。段数情報格納部３は段数付け部２で求めら
れた回路内の全端子各々の端子段数を、全端子各々に対
応付けて格納する。割り付け部４は段数情報格納部３に
格納された回路内の全端子各々の端子段数を基に、複数
の処理装置に割り付けられる同一段数の端子が略均等と
なるように割り付けを行う。 【効果】 特定の処理装置における待ち時間の発生が少
なく、並列性の高い、高速な処理が可能となる。
Description
【０００１】
【技術分野】本発明は静的遅延解析用並列処理システム
に関する。
に関する。
【０００２】
【従来技術】従来、静的遅延解析方法においては、１台
の処理装置で論理回路の静的遅延解析を行っており、論
理回路の各素子間の遅延時間を順次算出するようになっ
ている。
の処理装置で論理回路の静的遅延解析を行っており、論
理回路の各素子間の遅延時間を順次算出するようになっ
ている。
【０００３】このような従来の静的遅延解析方法では、
１台の処理装置で論理回路の各素子間の遅延時間を順次
算出するようになっているので、静的遅延解析処理の高
速化が難しいという問題がある。
１台の処理装置で論理回路の各素子間の遅延時間を順次
算出するようになっているので、静的遅延解析処理の高
速化が難しいという問題がある。
【０００４】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、静的遅延解析処理の高
速化を図ることができる静的遅延解析用並列処理システ
ムの提供を目的とする。
点を除去すべくなされたもので、静的遅延解析処理の高
速化を図ることができる静的遅延解析用並列処理システ
ムの提供を目的とする。
【０００５】
【発明の構成】本発明による静的遅延解析用並列処理シ
ステムは、論理回路の静的遅延解析を複数の処理装置を
用いて並列に行う静的遅延解析用並列処理システムであ
って、前記論理回路上の各素子および前記各素子間の接
続に関する回路情報を格納する回路情報格納手段と、前
記回路情報格納手段の前記回路情報を基に前記各素子の
端子各々のパスの始点からの端子段数を検出する検出手
段と、前記検出手段の検出結果を基に同一の端子段数を
有する端子を前記複数の処理装置に略均等に割り付ける
割り付け手段とを設けたことを特徴とする。
ステムは、論理回路の静的遅延解析を複数の処理装置を
用いて並列に行う静的遅延解析用並列処理システムであ
って、前記論理回路上の各素子および前記各素子間の接
続に関する回路情報を格納する回路情報格納手段と、前
記回路情報格納手段の前記回路情報を基に前記各素子の
端子各々のパスの始点からの端子段数を検出する検出手
段と、前記検出手段の検出結果を基に同一の端子段数を
有する端子を前記複数の処理装置に略均等に割り付ける
割り付け手段とを設けたことを特徴とする。
【０００６】本発明による他の静的遅延解析用並列処理
システムは、論理回路の静的遅延解析を複数の処理装置
を用いて並列に行う静的遅延解析用並列処理システムで
あって、前記論理回路上の各素子および前記各素子間の
接続に関する回路情報を格納する回路情報格納手段と、
前記回路情報格納手段の前記回路情報を基に前記各素子
の端子各々のパスの始点からの端子段数を検出する検出
手段と、前記回路情報格納手段の前記回路情報および前
記検出手段の検出結果を基に同一の端子段数を有する端
子を前記論理回路における信号伝播経路にしたがって前
記複数の処理装置に略均等に割り付ける割り付け手段と
を設けたことを特徴とする。
システムは、論理回路の静的遅延解析を複数の処理装置
を用いて並列に行う静的遅延解析用並列処理システムで
あって、前記論理回路上の各素子および前記各素子間の
接続に関する回路情報を格納する回路情報格納手段と、
前記回路情報格納手段の前記回路情報を基に前記各素子
の端子各々のパスの始点からの端子段数を検出する検出
手段と、前記回路情報格納手段の前記回路情報および前
記検出手段の検出結果を基に同一の端子段数を有する端
子を前記論理回路における信号伝播経路にしたがって前
記複数の処理装置に略均等に割り付ける割り付け手段と
を設けたことを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、回路情報格納部１は回路素
子（図示せず）および回路素子間の接続に関する情報を
格納する。段数付け部２は回路情報格納部１に格納され
た情報を基に、回路内の全端子について遅延解析の対象
となるパスの始点からの端子段数を求める。
ック図である。図において、回路情報格納部１は回路素
子（図示せず）および回路素子間の接続に関する情報を
格納する。段数付け部２は回路情報格納部１に格納され
た情報を基に、回路内の全端子について遅延解析の対象
となるパスの始点からの端子段数を求める。
【０００９】また、段数付け部２は回路内の全端子にお
いてループ接続されている部分があれば、その部分の切
断を行ってから端子段数を求める。段数情報格納部３は
段数付け部２で求められた回路内の全端子各々の端子段
数を、全端子各々に対応付けて格納する。
いてループ接続されている部分があれば、その部分の切
断を行ってから端子段数を求める。段数情報格納部３は
段数付け部２で求められた回路内の全端子各々の端子段
数を、全端子各々に対応付けて格納する。
【００１０】割り付け部４は段数情報格納部３に格納さ
れた回路内の全端子各々の端子段数を基に、複数の処理
装置に割り付けられる同一段数の端子が略均等となるよ
うに割り付けを行う。割り付け情報格納部５は割り付け
部４による割り付け結果を格納する。
れた回路内の全端子各々の端子段数を基に、複数の処理
装置に割り付けられる同一段数の端子が略均等となるよ
うに割り付けを行う。割り付け情報格納部５は割り付け
部４による割り付け結果を格納する。
【００１１】図２は本発明の一実施例による割り付け対
象の論理回路の一例を示す図である。図において、割り
付け対象の論理回路は素子３１〜３３からなり、端子１
１〜１４は外部入力端子であり、端子２５は外部出力端
子である。素子３１〜３３には夫々入力端子である端子
１５〜１７，２０〜２３と、出力端子である端子１８，
１９，２４とが設けられている。
象の論理回路の一例を示す図である。図において、割り
付け対象の論理回路は素子３１〜３３からなり、端子１
１〜１４は外部入力端子であり、端子２５は外部出力端
子である。素子３１〜３３には夫々入力端子である端子
１５〜１７，２０〜２３と、出力端子である端子１８，
１９，２４とが設けられている。
【００１２】図３は本発明の一実施例による割り付け動
作を示すフローチャートである。これら図１〜図３を用
いて本発明の一実施例の割り付け動作について説明す
る。以下、図２に示す論理回路を２台の処理装置で遅延
解析する場合の割り付け動作について説明する。
作を示すフローチャートである。これら図１〜図３を用
いて本発明の一実施例の割り付け動作について説明す
る。以下、図２に示す論理回路を２台の処理装置で遅延
解析する場合の割り付け動作について説明する。
【００１３】回路情報格納部１は図２に示された素子３
１〜３３および端子１１〜２５と、素子３１〜３３およ
び端子１１〜２５の間の接続状態とを示す情報を格納す
る。段数付け部２は回路情報格納部１の情報を基に、必
要に応じてループ部分の切断を行った後に、遅延解析の
対象となるパスの始点からの端子段数を求める。
１〜３３および端子１１〜２５と、素子３１〜３３およ
び端子１１〜２５の間の接続状態とを示す情報を格納す
る。段数付け部２は回路情報格納部１の情報を基に、必
要に応じてループ部分の切断を行った後に、遅延解析の
対象となるパスの始点からの端子段数を求める。
【００１４】図２に示す論理回路の場合、段数付け部２
によって求められる端子段数は、 端子１１，１２，１３，１４ ……１段 端子１５，１６，１７，２０，２１……２段 端子１８，１９ ……３段 端子２２，２３ ……４段 端子２４ ……５段 端子２５ ……６段 となる。
によって求められる端子段数は、 端子１１，１２，１３，１４ ……１段 端子１５，１６，１７，２０，２１……２段 端子１８，１９ ……３段 端子２２，２３ ……４段 端子２４ ……５段 端子２５ ……６段 となる。
【００１５】段数情報格納部３は段数付け部２によって
求められた端子段数を端子１１〜２５各々に対応付けて
格納する。割り付け部４は段数情報格納部３に格納され
た端子段数の情報を基に、２台の処理装置に割り付けら
れる同一段数の端子が略均等となるように割り付けを行
う。
求められた端子段数を端子１１〜２５各々に対応付けて
格納する。割り付け部４は段数情報格納部３に格納され
た端子段数の情報を基に、２台の処理装置に割り付けら
れる同一段数の端子が略均等となるように割り付けを行
う。
【００１６】まず、割り付け部４は端子１１〜２５各々
の名称とその端子段数との表を作成し（図３ステップ４
１）、作成した表をソートして端子１１〜２５各々を端
子段数の小さい順に並べ換える（図３ステップ４２）。
つまり、端子１１〜２５各々は上記のように並べ換えら
れる。
の名称とその端子段数との表を作成し（図３ステップ４
１）、作成した表をソートして端子１１〜２５各々を端
子段数の小さい順に並べ換える（図３ステップ４２）。
つまり、端子１１〜２５各々は上記のように並べ換えら
れる。
【００１７】次に、割り付け部４は段数の小さい順に端
子１１〜２５各々を順次一つずつ取り出し（図３ステッ
プ４３，４６）、取出した順番と処理装置の台数との除
算を行い、剰余の値に対応する処理装置［＃（ｉ ｍｏ
ｄ ｎ）］に取り出した端子１１〜２５各々を割り付け
る（図３ステップ４５）。
子１１〜２５各々を順次一つずつ取り出し（図３ステッ
プ４３，４６）、取出した順番と処理装置の台数との除
算を行い、剰余の値に対応する処理装置［＃（ｉ ｍｏ
ｄ ｎ）］に取り出した端子１１〜２５各々を割り付け
る（図３ステップ４５）。
【００１８】この場合、処理装置が２台なので、端子１
１〜２５各々は剰余がでれば１台目の処理装置に、剰余
がでなければ２台目の処理装置に夫々割り付けられる。
よって、端子１１，１３，１５，１７，２１，１９，２
３，２５が１台目の処理装置に、端子１２，１４，１
６，２０，１８，２２，２４が２台目の処理装置に夫々
割り付けられる。
１〜２５各々は剰余がでれば１台目の処理装置に、剰余
がでなければ２台目の処理装置に夫々割り付けられる。
よって、端子１１，１３，１５，１７，２１，１９，２
３，２５が１台目の処理装置に、端子１２，１４，１
６，２０，１８，２２，２４が２台目の処理装置に夫々
割り付けられる。
【００１９】割り付け部４は取出した順番が全端子数と
一致するまで上述の処理動作を行い（図３ステップ４
４）、取出した順番が全端子数と一致すると処理を終了
し、その割り付け結果を割り付け情報格納部５に格納す
る。
一致するまで上述の処理動作を行い（図３ステップ４
４）、取出した順番が全端子数と一致すると処理を終了
し、その割り付け結果を割り付け情報格納部５に格納す
る。
【００２０】ここで、上述の割り付け処理の基準として
用いられている端子段数は信号伝播の順に一致している
ため、割り付け結果に基づいて並列処理装置で静的遅延
解析を行うと、片側の処理装置における待ち時間の発生
が少なく、並列性の高い、高速な処理が可能となる。
用いられている端子段数は信号伝播の順に一致している
ため、割り付け結果に基づいて並列処理装置で静的遅延
解析を行うと、片側の処理装置における待ち時間の発生
が少なく、並列性の高い、高速な処理が可能となる。
【００２１】図４は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例は端
子１〜２５の端子段数とそれらの接続関係とを基に割り
付け動作を行う割り付け部６を設けた以外は、図１に示
す本発明の一実施例と同様の構成となっており、同一構
成要素には同一符号を付してある。また、それら同一構
成要素の動作は本発明の一実施例の動作と同様である。
ロック図である。図において、本発明の他の実施例は端
子１〜２５の端子段数とそれらの接続関係とを基に割り
付け動作を行う割り付け部６を設けた以外は、図１に示
す本発明の一実施例と同様の構成となっており、同一構
成要素には同一符号を付してある。また、それら同一構
成要素の動作は本発明の一実施例の動作と同様である。
【００２２】図５は本発明の他の実施例による割り付け
動作を示すフローチャートであり、図６は図２の各端子
１１〜２５間の接続関係を示す図である。これら図２お
よび図４〜図６を用いて本発明の他の実施例の割り付け
動作について説明する。以下、図２に示す論理回路を２
台の処理装置で遅延解析する場合の割り付け動作につい
て説明する。
動作を示すフローチャートであり、図６は図２の各端子
１１〜２５間の接続関係を示す図である。これら図２お
よび図４〜図６を用いて本発明の他の実施例の割り付け
動作について説明する。以下、図２に示す論理回路を２
台の処理装置で遅延解析する場合の割り付け動作につい
て説明する。
【００２３】端子段数が段数付け部２によって求められ
て段数情報格納部３に格納されると、割り付け部６は回
路情報格納部１および段数情報格納部３に夫々格納され
た情報を基に、２台の処理装置間に割り付けられた端子
間の接続が最小となり、その範囲内で２台の処理装置に
割り付けられる同一段数の端子が略均等となるように割
り付けを行う。
て段数情報格納部３に格納されると、割り付け部６は回
路情報格納部１および段数情報格納部３に夫々格納され
た情報を基に、２台の処理装置間に割り付けられた端子
間の接続が最小となり、その範囲内で２台の処理装置に
割り付けられる同一段数の端子が略均等となるように割
り付けを行う。
【００２４】まず、割り付け部６は回路情報格納部１お
よび段数情報格納部３に夫々格納された情報を基に、端
子１１〜２５各々の間の接続関係を示す接続表（図６参
照）を作成する（図５ステップ５１）。
よび段数情報格納部３に夫々格納された情報を基に、端
子１１〜２５各々の間の接続関係を示す接続表（図６参
照）を作成する（図５ステップ５１）。
【００２５】この後に、割り付け部６は割り付け対象の
処理装置を指定し（ｌ←θ）（図５ステップ５２）、作
成した接続表を基に最小段数の端子のうち最も接続の多
い端子を該処理装置に割り付ける（図５ステップ５
３）。
処理装置を指定し（ｌ←θ）（図５ステップ５２）、作
成した接続表を基に最小段数の端子のうち最も接続の多
い端子を該処理装置に割り付ける（図５ステップ５
３）。
【００２６】次に、割り付け部６は該処理装置に割り付
けた端子に接続される次段の端子のうち最も接続が多い
端子を該処理装置に割り付ける。このとき、該処理装置
に割り付けた端子の段数が最大となるまで上記の処理を
繰返し行う（図５ステップ５４，５５）。
けた端子に接続される次段の端子のうち最も接続が多い
端子を該処理装置に割り付ける。このとき、該処理装置
に割り付けた端子の段数が最大となるまで上記の処理を
繰返し行う（図５ステップ５４，５５）。
【００２７】該処理装置に最後に割り付けた端子の端子
段数が最大になると、該処理装置に割り付けた端子数が
予め設定した該処理装置への割り付け可能数を越えたか
否かを判定する（図５ステップ５６）。
段数が最大になると、該処理装置に割り付けた端子数が
予め設定した該処理装置への割り付け可能数を越えたか
否かを判定する（図５ステップ５６）。
【００２８】その結果、該処理装置への割り付け可能数
を越えていれば、上記の処理による割り付け結果を取消
して次の処理装置（ｌ←ｌ＋１）を指定する。また、該
処理装置への割り付け可能数を越えていなければ、その
まま次の処理装置（ｌ←ｌ＋１）を指定する（図５ステ
ップ５７，５８）。
を越えていれば、上記の処理による割り付け結果を取消
して次の処理装置（ｌ←ｌ＋１）を指定する。また、該
処理装置への割り付け可能数を越えていなければ、その
まま次の処理装置（ｌ←ｌ＋１）を指定する（図５ステ
ップ５７，５８）。
【００２９】このとき、すべての処理装置に対する割り
付け処理が終了したかをチェックし（図５ステップ５
９）、終了していなければ次の処理装置（ｌ←ｌ＋１）
の割り付け処理に移る。また、終了していれば処理装置
に全端子を割り付けたか否かをチェックする（図５ステ
ップ６０）。全端子を割り付けていなければ、最初の処
理装置を指定する（ｌ←θ）（図５ステップ５２）。ま
た、全端子を割り付けていれば、上記の割り付け処理を
終了する。
付け処理が終了したかをチェックし（図５ステップ５
９）、終了していなければ次の処理装置（ｌ←ｌ＋１）
の割り付け処理に移る。また、終了していれば処理装置
に全端子を割り付けたか否かをチェックする（図５ステ
ップ６０）。全端子を割り付けていなければ、最初の処
理装置を指定する（ｌ←θ）（図５ステップ５２）。ま
た、全端子を割り付けていれば、上記の割り付け処理を
終了する。
【００３０】図２に示す論理回路の場合、まず最小段数
の端子１１〜１４のうち最も接続の多い端子１２を１台
目の処理装置に割り付ける。次に、この端子１２に接続
される端子１５，２１のうち接続の多いほうを１台目の
処理装置に割り付けるが、この場合は端子１５，２１の
接続が同数なので、端子１５を１台目の処理装置に割り
付ける。
の端子１１〜１４のうち最も接続の多い端子１２を１台
目の処理装置に割り付ける。次に、この端子１２に接続
される端子１５，２１のうち接続の多いほうを１台目の
処理装置に割り付けるが、この場合は端子１５，２１の
接続が同数なので、端子１５を１台目の処理装置に割り
付ける。
【００３１】１台目の処理装置に対する割り付け処理は
最後に割り付けた端子の端子段数が最大となるまで行わ
れる。これによって、１台目の処理装置には１回目の割
り付け処理で端子１２，１５，１８，２２，２４，２５
が割り付けられる。尚、１台目の処理装置に割り付けら
れた端子１２，１５，１８，２２，２４，２５は接続表
から削除される。
最後に割り付けた端子の端子段数が最大となるまで行わ
れる。これによって、１台目の処理装置には１回目の割
り付け処理で端子１２，１５，１８，２２，２４，２５
が割り付けられる。尚、１台目の処理装置に割り付けら
れた端子１２，１５，１８，２２，２４，２５は接続表
から削除される。
【００３２】続いて、２台目の処理装置に対する１回目
の割り付け処理が上述の処理と同様にして行われる。す
なわち、最小段数の端子１１，１３，１４の接続が同数
なので、端子１１を２台目の処理装置に割り付ける。
の割り付け処理が上述の処理と同様にして行われる。す
なわち、最小段数の端子１１，１３，１４の接続が同数
なので、端子１１を２台目の処理装置に割り付ける。
【００３３】この端子１１には端子２０だけしか接続さ
れていないので、端子２０を割り付けた時点で２台目の
処理装置に対する１回目の割り付け処理が終了する。よ
って、２台目の処理装置には１回目の割り付け処理で端
子１１，２０が割り付けられる。
れていないので、端子２０を割り付けた時点で２台目の
処理装置に対する１回目の割り付け処理が終了する。よ
って、２台目の処理装置には１回目の割り付け処理で端
子１１，２０が割り付けられる。
【００３４】２台目の処理装置に対する割り付け処理が
終了すると、１台目の処理装置に対する２回目の割り付
け処理が行われる。この場合、上述した割り付け処理と
同様にして、１台目の処理装置には２回目の割り付け処
理で端子１３，１６が割り付けられる。
終了すると、１台目の処理装置に対する２回目の割り付
け処理が行われる。この場合、上述した割り付け処理と
同様にして、１台目の処理装置には２回目の割り付け処
理で端子１３，１６が割り付けられる。
【００３５】この時点で、１台目の処理装置に割り付け
た端子数が予め設定した割り付け可能数となるので、１
台目の処理装置に対する割り付け処理はすべて終了す
る。尚、図２に示す論理回路の場合、１台目および２台
目の処理装置に対する割り付け可能数は「８」とする。
た端子数が予め設定した割り付け可能数となるので、１
台目の処理装置に対する割り付け処理はすべて終了す
る。尚、図２に示す論理回路の場合、１台目および２台
目の処理装置に対する割り付け可能数は「８」とする。
【００３６】１台目の処理装置に対する割り付け処理が
終了すると、上述の割り付け処理と同様にして、２台目
の処理装置に対する２，３回目の割り付け処理が行わ
れ、２回目の割り付け処理で端子１４，１７，１９，２
３が、３回目の割り付け処理で端子２１が２台目の処理
装置に夫々割り付けられる。
終了すると、上述の割り付け処理と同様にして、２台目
の処理装置に対する２，３回目の割り付け処理が行わ
れ、２回目の割り付け処理で端子１４，１７，１９，２
３が、３回目の割り付け処理で端子２１が２台目の処理
装置に夫々割り付けられる。
【００３７】よって、端子１２，１３，１５，１６，１
８，２２，２４，２５が１台目の処理装置に、端子１
１，１４，１７，１９，２０，２１，２３が２台目の処
理装置に夫々割り付けられる。
８，２２，２４，２５が１台目の処理装置に、端子１
１，１４，１７，１９，２０，２１，２３が２台目の処
理装置に夫々割り付けられる。
【００３８】ここで、上述の割り付け処理の基準として
用いられている端子段数は信号伝播の順に一致している
ため、割り付け結果に基づいて並列処理装置で静的遅延
解析を行うと、片側の処理装置における待ち時間の発生
が少なくなる。また、割り付けの際に論理回路の接続関
係を考慮しているので、処理装置間の通信も少なくな
り、並列性の高い、高速な処理が可能となる。
用いられている端子段数は信号伝播の順に一致している
ため、割り付け結果に基づいて並列処理装置で静的遅延
解析を行うと、片側の処理装置における待ち時間の発生
が少なくなる。また、割り付けの際に論理回路の接続関
係を考慮しているので、処理装置間の通信も少なくな
り、並列性の高い、高速な処理が可能となる。
【００３９】このように、段数付け部２によって求めら
れた端子１１〜２５各々のパスの始点からの端子段数を
基に、割り付け部４によって同一段数の端子を複数の処
理装置に略均等に割り付けるようにすることによって、
割り付け部４の割り付け結果に基づいて遅延解析を並列
に処理した場合に、特定の処理装置における待ち時間の
発生が少なく、並列性の高い、高速な処理が可能とな
る。よって、静的遅延解析処理の高速化を図ることがで
きる。
れた端子１１〜２５各々のパスの始点からの端子段数を
基に、割り付け部４によって同一段数の端子を複数の処
理装置に略均等に割り付けるようにすることによって、
割り付け部４の割り付け結果に基づいて遅延解析を並列
に処理した場合に、特定の処理装置における待ち時間の
発生が少なく、並列性の高い、高速な処理が可能とな
る。よって、静的遅延解析処理の高速化を図ることがで
きる。
【００４０】また、段数付け部２によって求められた端
子１１〜２５各々のパスの始点からの端子段数と端子１
１〜２５各々の接続関係とを基に、割り付け部６によっ
て同一段数の端子を論理回路における信号伝播経路にし
たがって複数の処理装置に略均等に割り付けるようにす
ることによって、割り付け部６の割り付け結果に基づい
て遅延解析を並列に処理した場合に、特定の処理装置に
おける待ち時間の発生が少なく、また処理装置間の通信
が少なく、並列性の高い、高速な処理が可能となる。よ
って、静的遅延解析処理の高速化を図ることができる。
子１１〜２５各々のパスの始点からの端子段数と端子１
１〜２５各々の接続関係とを基に、割り付け部６によっ
て同一段数の端子を論理回路における信号伝播経路にし
たがって複数の処理装置に略均等に割り付けるようにす
ることによって、割り付け部６の割り付け結果に基づい
て遅延解析を並列に処理した場合に、特定の処理装置に
おける待ち時間の発生が少なく、また処理装置間の通信
が少なく、並列性の高い、高速な処理が可能となる。よ
って、静的遅延解析処理の高速化を図ることができる。
【００４１】
【発明の効果】以上説明したように本発明の静的遅延解
析用並列処理システムによれば、論理回路上の各素子お
よび各素子間の接続に関する回路情報を基に各素子の端
子各々のパスの始点からの端子段数を検出し、この検出
結果を基に同一の端子段数を有する端子を複数の処理装
置に略均等に割り付けるようにすることによって、静的
遅延解析処理の高速化を図ることができるという効果が
ある。
析用並列処理システムによれば、論理回路上の各素子お
よび各素子間の接続に関する回路情報を基に各素子の端
子各々のパスの始点からの端子段数を検出し、この検出
結果を基に同一の端子段数を有する端子を複数の処理装
置に略均等に割り付けるようにすることによって、静的
遅延解析処理の高速化を図ることができるという効果が
ある。
【００４２】また、本発明の他の静的遅延解析用並列処
理システムによれば、論理回路上の各素子および各素子
間の接続に関する回路情報を基に各素子の端子各々のパ
スの始点からの端子段数を検出し、回路情報および検出
結果を基に同一の端子段数を有する端子を論理回路にお
ける信号伝播経路にしたがって複数の処理装置に略均等
に割り付けるようにすることによって、静的遅延解析処
理の高速化を図ることができるという効果がある。
理システムによれば、論理回路上の各素子および各素子
間の接続に関する回路情報を基に各素子の端子各々のパ
スの始点からの端子段数を検出し、回路情報および検出
結果を基に同一の端子段数を有する端子を論理回路にお
ける信号伝播経路にしたがって複数の処理装置に略均等
に割り付けるようにすることによって、静的遅延解析処
理の高速化を図ることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例による割り付け対象の論理回
路の一例を示す図である。
路の一例を示す図である。
【図３】本発明の一実施例による割り付け動作を示すフ
ローチャートである。
ローチャートである。
【図４】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図５】本発明の他の実施例による割り付け動作を示す
フローチャートである。
フローチャートである。
【図６】図２の各端子間の接続関係を示す図である。
１ 回路情報格納部 ２ 段数付け部 ３ 段数情報格納部 ４，６ 割り付け部 ５ 割り付け情報格納部
Claims (3)
- 【請求項１】 論理回路の静的遅延解析を複数の処理装
置を用いて並列に行う静的遅延解析用並列処理システム
であって、前記論理回路上の各素子および前記各素子間
の接続に関する回路情報を格納する回路情報格納手段
と、前記回路情報格納手段の前記回路情報を基に前記各
素子の端子各々のパスの始点からの端子段数を検出する
検出手段と、前記検出手段の検出結果を基に同一の端子
段数を有する端子を前記複数の処理装置に略均等に割り
付ける割り付け手段とを設けたことを特徴とする静的遅
延解析用並列処理システム。 - 【請求項２】 論理回路の静的遅延解析を複数の処理装
置を用いて並列に行う静的遅延解析用並列処理システム
であって、前記論理回路上の各素子および前記各素子間
の接続に関する回路情報を格納する回路情報格納手段
と、前記回路情報格納手段の前記回路情報を基に前記各
素子の端子各々のパスの始点からの端子段数を検出する
検出手段と、前記回路情報格納手段の前記回路情報およ
び前記検出手段の検出結果を基に同一の端子段数を有す
る端子を前記論理回路における信号伝播経路にしたがっ
て前記複数の処理装置に略均等に割り付ける割り付け手
段とを設けたことを特徴とする静的遅延解析用並列処理
システム。 - 【請求項３】 前記各素子間の接続においてループ部分
が存在するとき、前記ループ部分の切断を行って前記検
出手段によって前記端子段数を検出するようにしたこと
を特徴とする請求項１または請求項２記載の静的遅延解
析用並列処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189872A JP2850651B2 (ja) | 1992-06-24 | 1992-06-24 | 静的遅延解析用並列処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189872A JP2850651B2 (ja) | 1992-06-24 | 1992-06-24 | 静的遅延解析用並列処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612465A true JPH0612465A (ja) | 1994-01-21 |
| JP2850651B2 JP2850651B2 (ja) | 1999-01-27 |
Family
ID=16248590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189872A Expired - Fee Related JP2850651B2 (ja) | 1992-06-24 | 1992-06-24 | 静的遅延解析用並列処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850651B2 (ja) |
-
1992
- 1992-06-24 JP JP4189872A patent/JP2850651B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2850651B2 (ja) | 1999-01-27 |
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