JPH06124247A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
- Publication number
- JPH06124247A JPH06124247A JP4272696A JP27269692A JPH06124247A JP H06124247 A JPH06124247 A JP H06124247A JP 4272696 A JP4272696 A JP 4272696A JP 27269692 A JP27269692 A JP 27269692A JP H06124247 A JPH06124247 A JP H06124247A
- Authority
- JP
- Japan
- Prior art keywords
- register
- channel
- channels
- count
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 複数のチャネルのレジスタ値を同時にテスト
可能とする。 【構成】 複数のチャネルのアドレスレジスタとカウン
トレジスタを同時にテストするモードを判別するテスト
モード切り換え回路２０１と、複数のチャネルのアドレ
スレジスタとカウントレジスタを同時にテストする時に
複数のチャネルを同時に選択するための信号を生成する
チャネル同時選択信号発生回路２０２と、各チャネルの
アドレスレジスタとカウントレジスタの値を入力して、
その各々が一致か不一致かを判定する一致・不一致判定
回路２０４とを備えた。これにより、複数のチャネルの
レジスタ値を全て同時にテストすることができる。
可能とする。 【構成】 複数のチャネルのアドレスレジスタとカウン
トレジスタを同時にテストするモードを判別するテスト
モード切り換え回路２０１と、複数のチャネルのアドレ
スレジスタとカウントレジスタを同時にテストする時に
複数のチャネルを同時に選択するための信号を生成する
チャネル同時選択信号発生回路２０２と、各チャネルの
アドレスレジスタとカウントレジスタの値を入力して、
その各々が一致か不一致かを判定する一致・不一致判定
回路２０４とを備えた。これにより、複数のチャネルの
レジスタ値を全て同時にテストすることができる。
Description
【０００１】
【産業上の利用分野】本発明は複数のチャネルのアドレ
スレジスタとカウントレジスタの値をテストする際、テ
スト時間を大幅に短縮できる専用コントローラであるＤ
ＭＡ（DirectMemory Access）コントローラに関するも
のである。
スレジスタとカウントレジスタの値をテストする際、テ
スト時間を大幅に短縮できる専用コントローラであるＤ
ＭＡ（DirectMemory Access）コントローラに関するも
のである。
【０００２】
【従来の技術】従来のフロッピーディスクなどからのデ
ータのメモリーバスへの転送は、中央処理装置（ＣＰ
Ｕ）により処理していた。
ータのメモリーバスへの転送は、中央処理装置（ＣＰ
Ｕ）により処理していた。
【０００３】また近年はデータ転送を前記ＣＰＵで処理
していたのでは処理時間の短縮化が図れないということ
があり、複数のチャネルのアドレスレジスタとカウント
レジスタを有したＤＭＡコントローラを用いてデータ転
送することが主流となっている。
していたのでは処理時間の短縮化が図れないということ
があり、複数のチャネルのアドレスレジスタとカウント
レジスタを有したＤＭＡコントローラを用いてデータ転
送することが主流となっている。
【０００４】図３に従来のＤＭＡコントローラを示す。
ここでは、４チャネルのカウントレジスタの例を示して
いる。
ここでは、４チャネルのカウントレジスタの例を示して
いる。
【０００５】図３に示すように従来のＤＭＡコントロー
ラは、外部からのチップセレクト信号（ＣＳ）とリード
信号のコントロール信号（ＲＤ）とアドレス値（Ａ０〜
Ａ３）を受けてチャネルを選択する信号を生成するデコ
ード部１００と、前記デコード部からの選択信号を受け
るチャネル０のカウントレジスタ，チャネル１のカウン
トレジスタ、チャネル２のカウントレジスタ，チャネル
３のカウントレジスタの複数のカウントレジスタ群とを
有する構成よりなる。
ラは、外部からのチップセレクト信号（ＣＳ）とリード
信号のコントロール信号（ＲＤ）とアドレス値（Ａ０〜
Ａ３）を受けてチャネルを選択する信号を生成するデコ
ード部１００と、前記デコード部からの選択信号を受け
るチャネル０のカウントレジスタ，チャネル１のカウン
トレジスタ、チャネル２のカウントレジスタ，チャネル
３のカウントレジスタの複数のカウントレジスタ群とを
有する構成よりなる。
【０００６】次にその動作を説明する。外部からのチッ
プセレクト信号とリード信号のコントロール信号とアド
レスデータはデコード部に入力し、カウントレジスタ群
より１つのチャネルのカウントレジスタを選択する。選
択されたカウントレジスタからの出力値はデータバスを
介して出力される。
プセレクト信号とリード信号のコントロール信号とアド
レスデータはデコード部に入力し、カウントレジスタ群
より１つのチャネルのカウントレジスタを選択する。選
択されたカウントレジスタからの出力値はデータバスを
介して出力される。
【０００７】以上の動作を繰り返して１つ１つのチャネ
ルカウントレジスタを選択して、そのレジスタ値を読み
出す。
ルカウントレジスタを選択して、そのレジスタ値を読み
出す。
【０００８】以上のように従来のＤＭＡコントローラ
は、複数のチャネルごとのアドレスレジスタとカウント
レジスタとを各々１つ１つ選択してテストしていた。
は、複数のチャネルごとのアドレスレジスタとカウント
レジスタとを各々１つ１つ選択してテストしていた。
【０００９】
【発明が解決しようとする課題】しかしながら従来の構
成では、複数のチャネルのアドレスレジスタとカウント
レジスタのテスト方法として、複数のチャネルのアドレ
スレジスタとカウントレジスタの各々１つ１つを選択
し、動作させてテストするため、ＬＳＩなどのテスト時
間短縮という点で効率が悪いという課題があった。
成では、複数のチャネルのアドレスレジスタとカウント
レジスタのテスト方法として、複数のチャネルのアドレ
スレジスタとカウントレジスタの各々１つ１つを選択
し、動作させてテストするため、ＬＳＩなどのテスト時
間短縮という点で効率が悪いという課題があった。
【００１０】本発明は上記従来の課題を解決するもので
あり、複数のチャネルのアドレスレジスタとカウントレ
ジスタを同時にテストできるＤＭＡコントローラを提供
することを目的とする。
あり、複数のチャネルのアドレスレジスタとカウントレ
ジスタを同時にテストできるＤＭＡコントローラを提供
することを目的とする。
【００１１】
【課題を解決するための手段】上記従来の課題を解決す
るために本発明に係るＤＭＡコントローラは、以下のよ
うな構成を有している。すなわちテスト信号を受信する
入力端子と、そのテスト信号が入力されて複数のチャネ
ルのアドレスレジスタとカウントレジスタとを同時にテ
ストするモードに切り換えるテストモード切り換え回路
と、複数のチャネルのアドレスレジスタとカウントレジ
スタとを全て同時にテストする時に、前記複数のチャネ
ルを同時に選択するための信号を生成するチャネル同時
選択信号発生回路と、前記チャネル同時選択信号発生回
路からのチャネル同時選択信号が全て同時に入力される
複数のチャネルレジスタ群と、前記複数のチャネルレジ
スタ群からのレジスタ出力値である複数のチャネルのア
ドレスレジスタとカウントレジスタの値を入力としてそ
の各々の値が一致か不一致かを判定する一致・不一致判
定回路とを有することを特徴とする。
るために本発明に係るＤＭＡコントローラは、以下のよ
うな構成を有している。すなわちテスト信号を受信する
入力端子と、そのテスト信号が入力されて複数のチャネ
ルのアドレスレジスタとカウントレジスタとを同時にテ
ストするモードに切り換えるテストモード切り換え回路
と、複数のチャネルのアドレスレジスタとカウントレジ
スタとを全て同時にテストする時に、前記複数のチャネ
ルを同時に選択するための信号を生成するチャネル同時
選択信号発生回路と、前記チャネル同時選択信号発生回
路からのチャネル同時選択信号が全て同時に入力される
複数のチャネルレジスタ群と、前記複数のチャネルレジ
スタ群からのレジスタ出力値である複数のチャネルのア
ドレスレジスタとカウントレジスタの値を入力としてそ
の各々の値が一致か不一致かを判定する一致・不一致判
定回路とを有することを特徴とする。
【００１２】
【作用】上記手段によれば、テストモード切り換え回路
からのテスト信号からチャネル同時選択信号発生回路に
より複数のチャネルを同時に選択できる信号を生成し、
複数のチャネルのアドレスレジスタとカウントレジスタ
を全て同時にテストすることができるため、ＬＳＩなど
のテスト時間短縮という点で大幅に効率がよくなる。
からのテスト信号からチャネル同時選択信号発生回路に
より複数のチャネルを同時に選択できる信号を生成し、
複数のチャネルのアドレスレジスタとカウントレジスタ
を全て同時にテストすることができるため、ＬＳＩなど
のテスト時間短縮という点で大幅に効率がよくなる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１４】図１は、本発明の一実施例に係るＤＭＡコ
ントローラの構成を示すブロック図であり、４チャネル
カウントレジスタの例を示している。
ントローラの構成を示すブロック図であり、４チャネル
カウントレジスタの例を示している。
【００１５】図１に示すように、本発明の一実施例に係
るＤＭＡコントローラは、テスト信号を受信する入力端
子２０５と、複数のチャネルのアドレスレジスタとカウ
ントレジスタを同時にテストするモードに切り換えるテ
ストモード切り換え回路２０１と、複数のチャネルのア
ドレスレジスタとカウントレジスタを同時にテストする
時に、複数のチャネルを同時に選択するための信号を生
成するチャネル同時選択信号発生回路２０２と、複数の
チャネルレジスタ群２０３と、複数のチャネルのアドレ
スレジスタとカウントレジスタの値を入力としてその各
々が一致か不一致かを判定する一致・不一致判定回路２
０４とを有する構成よりなる。
るＤＭＡコントローラは、テスト信号を受信する入力端
子２０５と、複数のチャネルのアドレスレジスタとカウ
ントレジスタを同時にテストするモードに切り換えるテ
ストモード切り換え回路２０１と、複数のチャネルのア
ドレスレジスタとカウントレジスタを同時にテストする
時に、複数のチャネルを同時に選択するための信号を生
成するチャネル同時選択信号発生回路２０２と、複数の
チャネルレジスタ群２０３と、複数のチャネルのアドレ
スレジスタとカウントレジスタの値を入力としてその各
々が一致か不一致かを判定する一致・不一致判定回路２
０４とを有する構成よりなる。
【００１６】図２はこの発明の一実施例に係るＤＭＡコ
ントローラを構成する複数のカウントレジスタの１ビッ
ト出力値の内容およびテストモード出力値の内容を示す
状態図である。
ントローラを構成する複数のカウントレジスタの１ビッ
ト出力値の内容およびテストモード出力値の内容を示す
状態図である。
【００１７】図２においては、複数のレジスタ出力値
（４つのチャネルのカウントレジスタ１ビット出力値を
図示している。）が１６の状態の場合でのテストモード
出力値を示している。
（４つのチャネルのカウントレジスタ１ビット出力値を
図示している。）が１６の状態の場合でのテストモード
出力値を示している。
【００１８】以下、図１を参照してＤＭＡコントローラ
の動作を説明する。テスト信号２０５はテストモード切
り換え回路２０１に入力し、複数のチャネルのアドレス
レジスタとカウントレジスタを同時にテストするモード
に切り換えられる。そして前記テスト信号は、チャネル
同時選択信号発生回路２０２に入力して複数のチャネル
のアドレスレジスタとカウントレジスタを同時にテスト
する時に、複数のチャネルを同時に選択するための信号
（チャネル選択信号）が生成される。そのチャネル選択
信号は、１つ１つの個別のチャネルレジスタではなく、
複数のチャネルレジスタ群全部２０３（図示はチャネル
０カウントレジスタ、チャネル１カウントレジスタ，チ
ャネル２カウントレジスタ，チャネル３カウントレジス
タ）に同時に入力される。チャネル群からのすべてのレ
ジスタ出力値は、一致・不一致判定回路２０４に入力し
て、判定される。判定されたテストモード出力値２０６
は外部へ出力される。
の動作を説明する。テスト信号２０５はテストモード切
り換え回路２０１に入力し、複数のチャネルのアドレス
レジスタとカウントレジスタを同時にテストするモード
に切り換えられる。そして前記テスト信号は、チャネル
同時選択信号発生回路２０２に入力して複数のチャネル
のアドレスレジスタとカウントレジスタを同時にテスト
する時に、複数のチャネルを同時に選択するための信号
（チャネル選択信号）が生成される。そのチャネル選択
信号は、１つ１つの個別のチャネルレジスタではなく、
複数のチャネルレジスタ群全部２０３（図示はチャネル
０カウントレジスタ、チャネル１カウントレジスタ，チ
ャネル２カウントレジスタ，チャネル３カウントレジス
タ）に同時に入力される。チャネル群からのすべてのレ
ジスタ出力値は、一致・不一致判定回路２０４に入力し
て、判定される。判定されたテストモード出力値２０６
は外部へ出力される。
【００１９】前記一致・不一致判定回路による判定時の
チャネルレジスタ出力値の内容およびテストモード出力
値の内容について図２を参照して説明する。
チャネルレジスタ出力値の内容およびテストモード出力
値の内容について図２を参照して説明する。
【００２０】各レジスタに同じ値が書き込まれている時
（図２では初期値として全カウントレジスタ０ビットに
０が書き込まれている）各レジスタ出力値が初期値と同
じである場合（図２に示すような状態１の場合）、テス
トモード出力値が１となり各チャネルのレジスタ値が一
致していることが判定される。その反対に各レジスタ出
力値が初期値と同じでない場合（図２に示すような状態
２ー１６の場合）、テストモード出力値が０となり各チ
ャネルのレジスタ値が一致していないことが判定され、
この場合には、どれかのチャネルレジスタが故障してい
ることが判定される。
（図２では初期値として全カウントレジスタ０ビットに
０が書き込まれている）各レジスタ出力値が初期値と同
じである場合（図２に示すような状態１の場合）、テス
トモード出力値が１となり各チャネルのレジスタ値が一
致していることが判定される。その反対に各レジスタ出
力値が初期値と同じでない場合（図２に示すような状態
２ー１６の場合）、テストモード出力値が０となり各チ
ャネルのレジスタ値が一致していないことが判定され、
この場合には、どれかのチャネルレジスタが故障してい
ることが判定される。
【００２１】本実施例によれば、テストモード出力値に
よって複数のチャネルのレジスタ値が一致か不一致かが
同時にテストできる。したがって従来のように複数のチ
ャネルのうちの１つ１つのチャネルごとのテストではな
く複数のチャネル同時のテストが可能となり、テスト時
間が大幅に短縮される。
よって複数のチャネルのレジスタ値が一致か不一致かが
同時にテストできる。したがって従来のように複数のチ
ャネルのうちの１つ１つのチャネルごとのテストではな
く複数のチャネル同時のテストが可能となり、テスト時
間が大幅に短縮される。
【００２２】
【発明の効果】以上のように本発明に係るＤＭＡコント
ローラによれば、テストモード切り換え回路で複数のチ
ャネルのアドレスレジスタとカウントレジスタを同時に
テストするモードに切り換え、前記モード時にチャネル
同時選択信号発生回路で複数のチャネルを同時に選択
し、一致・不一致判定回路で、複数のチャネルのアドレ
スレジスタとカウントレジスタの出力値が一致か不一致
かを判定することができる。その結果、複数のチャネル
のアドレスレジスタとカウントレジスタを全チャネル同
時にテストすることができ、ＬＳＩなどのテスト時間が
大幅に短縮される。
ローラによれば、テストモード切り換え回路で複数のチ
ャネルのアドレスレジスタとカウントレジスタを同時に
テストするモードに切り換え、前記モード時にチャネル
同時選択信号発生回路で複数のチャネルを同時に選択
し、一致・不一致判定回路で、複数のチャネルのアドレ
スレジスタとカウントレジスタの出力値が一致か不一致
かを判定することができる。その結果、複数のチャネル
のアドレスレジスタとカウントレジスタを全チャネル同
時にテストすることができ、ＬＳＩなどのテスト時間が
大幅に短縮される。
【図１】本発明の一実施例に係るＤＭＡコントローラの
構成を示すブロック図
構成を示すブロック図
【図２】本発明の一実施例に係るＤＭＡコントローラを
構成するレジスタ出力値およびテストモード出力値の内
容を示す状態図
構成するレジスタ出力値およびテストモード出力値の内
容を示す状態図
【図３】従来の実施例に係るＤＭＡコントローラの構成
を示すブロック図
を示すブロック図
１００ デコード部 １０２ チャネルレジスタ群 ２００ デコード部 ２０１ テストモード切り換え回路 ２０２ チャネル同時選択信号発生回路 ２０３ チャネルレジスタ群 ２０４ 一致・不一致判定回路
Claims (1)
- 【請求項１】テスト信号を受信する入力端子と、そのテ
スト信号が入力されて複数のチャネルのアドレスレジス
タとカウントレジスタとを同時にテストするモードに切
り換えるテストモード切り換え回路と、複数のチャネル
のアドレスレジスタとカウントレジスタとを全て同時に
テストする時に、前記複数のチャネルを同時に選択する
ための信号を生成するチャネル同時選択信号発生回路
と、前記チャネル同時選択信号発生回路からのチャネル
同時選択信号が全て同時に入力される複数のチャネルレ
ジスタ群と、前記複数のチャネルレジスタ群からのレジ
スタ出力値である複数のチャネルのアドレスレジスタと
カウントレジスタの値を入力としてその各々の値が一致
か不一致かを判定する一致・不一致判定回路とを有する
ことを特徴とするＤＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272696A JPH06124247A (ja) | 1992-10-12 | 1992-10-12 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272696A JPH06124247A (ja) | 1992-10-12 | 1992-10-12 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124247A true JPH06124247A (ja) | 1994-05-06 |
Family
ID=17517522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4272696A Pending JPH06124247A (ja) | 1992-10-12 | 1992-10-12 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124247A (ja) |
-
1992
- 1992-10-12 JP JP4272696A patent/JPH06124247A/ja active Pending
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