JPH06120413A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
- Publication number
- JPH06120413A JPH06120413A JP26569792A JP26569792A JPH06120413A JP H06120413 A JPH06120413 A JP H06120413A JP 26569792 A JP26569792 A JP 26569792A JP 26569792 A JP26569792 A JP 26569792A JP H06120413 A JPH06120413 A JP H06120413A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】表皮効果による抵抗、クロストークという高周
波特性を改善した配線構造を有するマルチチップモジュ
ールを提供することを目的とする。 【構成】信号線である金配線層１０７に凸型の電極部分
が形成され、その凸型電極が絶縁層（第一のポリイミド
層１０３）を介してグランド電極１０２と対向している
マルチチップモジュール。
波特性を改善した配線構造を有するマルチチップモジュ
ールを提供することを目的とする。 【構成】信号線である金配線層１０７に凸型の電極部分
が形成され、その凸型電極が絶縁層（第一のポリイミド
層１０３）を介してグランド電極１０２と対向している
マルチチップモジュール。
Description
【０００１】
【産業上の利用分野】本発明はマルチチップモジュール
に関し、特に表皮効果、クロストーク等の高周波特性の
優れたマルチチップモジュールに関する。
に関し、特に表皮効果、クロストーク等の高周波特性の
優れたマルチチップモジュールに関する。
【０００２】
【従来の技術】プリント基板等の実装回路基板では、高
密度化、高速化に伴い、信号遅延時間、信号の反射、ク
ロストーク等のノイズの問題が重要になってきた。これ
らの対応策の一つとして複数のチップを用いて一つのモ
ジュールを形成する技術であるマルチチップモジュール
（以下ＭＣＭと略す）が重要になっている。特に高性能
なＭＣＭとしてシリコン基板を用いて微細加工を施し、
モジュールを形成する技術も開発されており、その技術
では例えば次の文献に示すようにグランド電極と信号線
間にポリイミド層を用いてマイクロストリップ線路を形
成し、特性インピーダンスの整合を取る方法が用いられ
ている。
密度化、高速化に伴い、信号遅延時間、信号の反射、ク
ロストーク等のノイズの問題が重要になってきた。これ
らの対応策の一つとして複数のチップを用いて一つのモ
ジュールを形成する技術であるマルチチップモジュール
（以下ＭＣＭと略す）が重要になっている。特に高性能
なＭＣＭとしてシリコン基板を用いて微細加工を施し、
モジュールを形成する技術も開発されており、その技術
では例えば次の文献に示すようにグランド電極と信号線
間にポリイミド層を用いてマイクロストリップ線路を形
成し、特性インピーダンスの整合を取る方法が用いられ
ている。
【０００３】Ｃ・Ｔ・Ｂａｒｔｌｅｔｔ ｅｔ．ａ
ｌ．”Ｍｕｌｔｉ−Ｃｈｉｐ Ｐａｃｋａｇｉｎｇ Ｄ
ｅｓｉｇｎ ｆｏｒ ＶＬＳＩ−Ｂａｓｅｄ Ｓｙｓｔ
ｅｍ”ＩＥＥＥ Ｐｒｏｃ．ｏｆ ３７ｔｈ Ｅ．Ｃ．
Ｃ．（１９８７）ｐｐ５１８−５２５ また、上記文献に示した従来技術ではＬＳＩと基板とを
半田バンプを用いたフリップチップ技術で接続しており
低イングクタンス化によるノイズ低減も期待されてい
る。
ｌ．”Ｍｕｌｔｉ−Ｃｈｉｐ Ｐａｃｋａｇｉｎｇ Ｄ
ｅｓｉｇｎ ｆｏｒ ＶＬＳＩ−Ｂａｓｅｄ Ｓｙｓｔ
ｅｍ”ＩＥＥＥ Ｐｒｏｃ．ｏｆ ３７ｔｈ Ｅ．Ｃ．
Ｃ．（１９８７）ｐｐ５１８−５２５ また、上記文献に示した従来技術ではＬＳＩと基板とを
半田バンプを用いたフリップチップ技術で接続しており
低イングクタンス化によるノイズ低減も期待されてい
る。
【０００４】
【発明が解決しようとする課題】上述した従来技術を用
いたＭＣＭに用いられるマイクロストリップ線路はグラ
ンド層の上にポリイミド等の層間膜を介して金配線等の
薄膜技術を用いた信号線が形成された構造であった。こ
れらの従来技術を用いたＭＣＭは微細加工を行った薄膜
技術を用いているため配線抵抗がやや高く、特に高速な
デジタルＬＳＩおよびアナログＬＳＩを実装するに際し
て次の大きな問題点を有している。 （１）信号が高速になるに従い、表皮効果が問題になっ
てくる。例えば膜厚２μｍ以下の薄膜配線では２ＧＨｚ
以上の信号に対しては配線の中央部でほとんど電流が流
れなくなり、更に高周波になると表面のみに電流が流れ
るようになる。このため高周波になれば配線抵抗が高く
なるという大きな問題が生じる。 （２）配線間のクロストークが大きくなり、これは２Ｇ
Ｈｚ以上のアナログＬＳＩおよび１００ＭＨｚ以上のデ
ジタルＬＳＩの実装配線では大きな問題となってくる。
いたＭＣＭに用いられるマイクロストリップ線路はグラ
ンド層の上にポリイミド等の層間膜を介して金配線等の
薄膜技術を用いた信号線が形成された構造であった。こ
れらの従来技術を用いたＭＣＭは微細加工を行った薄膜
技術を用いているため配線抵抗がやや高く、特に高速な
デジタルＬＳＩおよびアナログＬＳＩを実装するに際し
て次の大きな問題点を有している。 （１）信号が高速になるに従い、表皮効果が問題になっ
てくる。例えば膜厚２μｍ以下の薄膜配線では２ＧＨｚ
以上の信号に対しては配線の中央部でほとんど電流が流
れなくなり、更に高周波になると表面のみに電流が流れ
るようになる。このため高周波になれば配線抵抗が高く
なるという大きな問題が生じる。 （２）配線間のクロストークが大きくなり、これは２Ｇ
Ｈｚ以上のアナログＬＳＩおよび１００ＭＨｚ以上のデ
ジタルＬＳＩの実装配線では大きな問題となってくる。
【０００５】本発明の目的は、表皮効果による抵抗、ク
ロストークという高周波特性の問題点を改善した配線構
造を有するマルチチップモジュールを提供することにあ
る。
ロストークという高周波特性の問題点を改善した配線構
造を有するマルチチップモジュールを提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明のＭＣＭでは信号
配線に凸型の電極部分を設け、その凸型電極をグランド
電極に対向する側に配置するという手段を用いている。
その１つの具体例として複数の微細な配線を形成した上
に幅の広い配線を形成することにより信号線を形成する
方法を用いている。
配線に凸型の電極部分を設け、その凸型電極をグランド
電極に対向する側に配置するという手段を用いている。
その１つの具体例として複数の微細な配線を形成した上
に幅の広い配線を形成することにより信号線を形成する
方法を用いている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の構造及び製造方法を説明
するための工程順断面図である。
る。図１は本発明の一実施例の構造及び製造方法を説明
するための工程順断面図である。
【０００８】まず図１（ａ）に示すように本発明のＭＣ
Ｍはシリコン基板１０１の上にグランド電極１０２、第
一のポリイミド層１０３、第二のポリイミド層１０４を
形成し、次に第一のバリアメタル層１０５を形成する。
次にフォトレジスト層１０６を形成した後、金メッキす
ることにより金配線層１０７を形成する。
Ｍはシリコン基板１０１の上にグランド電極１０２、第
一のポリイミド層１０３、第二のポリイミド層１０４を
形成し、次に第一のバリアメタル層１０５を形成する。
次にフォトレジスト層１０６を形成した後、金メッキす
ることにより金配線層１０７を形成する。
【０００９】次に図１（ｂ）に示すように、フォトレジ
スト層１０６を除去した後、金配線層１０７をマスクに
バリアメタル層１０５をエッチング除去することにより
ＭＣＭを形成する。
スト層１０６を除去した後、金配線層１０７をマスクに
バリアメタル層１０５をエッチング除去することにより
ＭＣＭを形成する。
【００１０】以上の方法で形成された金配線層１０７は
底面に凸型の電極部分が形成されているため、底面の表
面積を従来技術の１．５倍程度にできる。高周波の信号
に対しては表皮効果により導体表面から一定距離以内し
か電流が流れないことが知られている。このため、本発
明の第１の実施例では信号線の底面積を広くできるため
高周波での抵抗率を低くできるという大きな利点を有す
る。
底面に凸型の電極部分が形成されているため、底面の表
面積を従来技術の１．５倍程度にできる。高周波の信号
に対しては表皮効果により導体表面から一定距離以内し
か電流が流れないことが知られている。このため、本発
明の第１の実施例では信号線の底面積を広くできるため
高周波での抵抗率を低くできるという大きな利点を有す
る。
【００１１】更に本発明では、従来技術に比べ、金配線
１０７の側面積を低減できるため、配線間のクロストー
クを低減できるとい利点も有する。
１０７の側面積を低減できるため、配線間のクロストー
クを低減できるとい利点も有する。
【００１２】実際、従来技術と本発明の技術を用いて形
成した配線抵抗の周波数依存性をシュミュレーションで
求めた値を図２に示す。図２より５ＧＨｚ以上では本発
明の方が従来技術より抵抗が低くなるということが分か
る。
成した配線抵抗の周波数依存性をシュミュレーションで
求めた値を図２に示す。図２より５ＧＨｚ以上では本発
明の方が従来技術より抵抗が低くなるということが分か
る。
【００１３】次に本発明の第２の実施例について説明す
る。図３は本発明の第２の実施例の構造並びに製造方法
を説明するための断面図である。
る。図３は本発明の第２の実施例の構造並びに製造方法
を説明するための断面図である。
【００１４】まず図３に示すように本実施例ではシリコ
ン基板２０１の上に第一のポリイミド層２０３を形成
し、第一の金配線層２０７ａおよび第二の金配線層２０
７ｂを積層する。次に第二のポリイミド層２０４を形成
し、グランド電極２０２を形成することによりＭＣＭを
形成する。
ン基板２０１の上に第一のポリイミド層２０３を形成
し、第一の金配線層２０７ａおよび第二の金配線層２０
７ｂを積層する。次に第二のポリイミド層２０４を形成
し、グランド電極２０２を形成することによりＭＣＭを
形成する。
【００１５】この第２の実施例では第一の実施例と同様
グランド電極２０２と対向する信号線である第一の金配
線２０７ａには凸部電極として第二の金配線２０７ｂが
形成されており、それによって表面積を拡大しているた
め、表皮効果の影響を低減でき、高周波での配線抵抗が
低減できるという利点を有する。また第二の実施例は第
一の金配線２０７ａおよび第二の金配線２０７ｂをフォ
トレジストをマスクとしてメッキで形成できるため第一
の実施例より容易に形成できるという利点も有する。
グランド電極２０２と対向する信号線である第一の金配
線２０７ａには凸部電極として第二の金配線２０７ｂが
形成されており、それによって表面積を拡大しているた
め、表皮効果の影響を低減でき、高周波での配線抵抗が
低減できるという利点を有する。また第二の実施例は第
一の金配線２０７ａおよび第二の金配線２０７ｂをフォ
トレジストをマスクとしてメッキで形成できるため第一
の実施例より容易に形成できるという利点も有する。
【００１６】
【発明の効果】本発明のＭＣＭでは信号線に凸型の電極
部分を形成することにより表面積を大きくすることがで
き、高周波での配線抵抗を低減できるという大きな利点
を有する。また本発明は側面の面積を小さくすることに
よりクロストークを低減できるという利点も有する。
部分を形成することにより表面積を大きくすることがで
き、高周波での配線抵抗を低減できるという大きな利点
を有する。また本発明は側面の面積を小さくすることに
よりクロストークを低減できるという利点も有する。
【図１】本発明の一実施例の構造及び製造方法を説明す
るための製造工程順の断面図である。
るための製造工程順の断面図である。
【図２】図１に示す第１の実施例の効果を説明するため
の図である。
の図である。
【図３】本発明の第２の実施例を説明するための断面図
である。
である。
１０１ シリコン基板 １０２ グランド電極 １０３ 第１のポリイミド層 １０４ 第２のポリイミド層 １０５ 第１のバリアメタル層 １０６ フォトレジスト層 １０７ 金配線層 ２０１ シリコン基板 ２０２ グランド電極 ２０３ 第１のポリイミド膜 ２０４ 第２のポリイミド膜 ２０７ａ 第１の金属配線 ２０７ｂ 第２の金属配線
Claims (1)
- 【請求項１】 マルチチップモジュールに用いられる信
号配線が、該信号配線の配線方向に均一に形成された複
数の凸型の電極部分を有し、かつ前記凸型の電極部分が
絶縁層を介してグランド電極に対向して配置されている
ことを特徴とするマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26569792A JP2830653B2 (ja) | 1992-10-05 | 1992-10-05 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26569792A JP2830653B2 (ja) | 1992-10-05 | 1992-10-05 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120413A true JPH06120413A (ja) | 1994-04-28 |
| JP2830653B2 JP2830653B2 (ja) | 1998-12-02 |
Family
ID=17420756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26569792A Expired - Fee Related JP2830653B2 (ja) | 1992-10-05 | 1992-10-05 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830653B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618754A (en) * | 1994-12-22 | 1997-04-08 | Nec Corporation | Method of fabricating a semiconductor device having an Au electrode |
| USRE40748E1 (en) * | 1999-03-15 | 2009-06-16 | Sony Corporation | Process for producing semiconductor device |
-
1992
- 1992-10-05 JP JP26569792A patent/JP2830653B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618754A (en) * | 1994-12-22 | 1997-04-08 | Nec Corporation | Method of fabricating a semiconductor device having an Au electrode |
| USRE40748E1 (en) * | 1999-03-15 | 2009-06-16 | Sony Corporation | Process for producing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830653B2 (ja) | 1998-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |
|
| LAPS | Cancellation because of no payment of annual fees |