JPH06112496A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
- Publication number
- JPH06112496A JPH06112496A JP26211492A JP26211492A JPH06112496A JP H06112496 A JPH06112496 A JP H06112496A JP 26211492 A JP26211492 A JP 26211492A JP 26211492 A JP26211492 A JP 26211492A JP H06112496 A JPH06112496 A JP H06112496A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- base layer
- conductive
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】 ＩＧＢＴの最大電流遮断能力は大きなまま
で、十分に低いオン抵抗を持つ絶縁ゲート型半導体装置
を提供すること。 【構成】 ｐ+ 型エミッタ層１１，ｎ- 型高抵抗ベース
層１２，ｐ型ベース層１３，ｎ+ 型ソース層１４，ゲー
ト電極１７及び主電極１８，１９等からなる縦型のＩＧ
ＢＴのカソード側オンチャネル１５とオンチャネル１
５′の間に、カソード電極１８には接していないｎ+ 型
エミッタ層２２，このｎ+ 型エミッタ層２２を覆うｐ型
ベース２１を有するサイリスタ構造を設けた絶縁ゲート
型半導体装置において、このサイリスタ構造とＩＧＢＴ
部分の面積比を最適な範囲に設定するべく、各層の厚み
方向と直交する横方向の単位セルサイズを１２０μｍ以
下としたことを特徴とする。
で、十分に低いオン抵抗を持つ絶縁ゲート型半導体装置
を提供すること。 【構成】 ｐ+ 型エミッタ層１１，ｎ- 型高抵抗ベース
層１２，ｐ型ベース層１３，ｎ+ 型ソース層１４，ゲー
ト電極１７及び主電極１８，１９等からなる縦型のＩＧ
ＢＴのカソード側オンチャネル１５とオンチャネル１
５′の間に、カソード電極１８には接していないｎ+ 型
エミッタ層２２，このｎ+ 型エミッタ層２２を覆うｐ型
ベース２１を有するサイリスタ構造を設けた絶縁ゲート
型半導体装置において、このサイリスタ構造とＩＧＢＴ
部分の面積比を最適な範囲に設定するべく、各層の厚み
方向と直交する横方向の単位セルサイズを１２０μｍ以
下としたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型半導体装
置に係わり、特に電力用スイッチング素子として用いら
れる絶縁ゲート型半導体装置に関する。
置に係わり、特に電力用スイッチング素子として用いら
れる絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】近年、電力用スイッチング素子として、
絶縁ゲート型バイポーラトランジスタ（Insulated Gate
Bipolar Transistor ：ＩＧＢＴ）が用いられている。
このＩＧＢＴの一例を、図１０に示す。
絶縁ゲート型バイポーラトランジスタ（Insulated Gate
Bipolar Transistor ：ＩＧＢＴ）が用いられている。
このＩＧＢＴの一例を、図１０に示す。
【０００３】図中１はｐ+ 型Ｓｉ基板（エミッタ層）で
あり、この上に低不純物濃度のｎ- 型層（高抵抗ベース
層）２が形成され、このｎ- 型層２の表面にｐ型ベース
層３とｎ+ 型ソース層４が形成されている。ここで、ｎ
+ 型ソース層４は、ｐ型ベース層３の端部に自己整合的
にチャネル領域５を残した状態で形成されている。チャ
ネル領域５上には、ゲート絶縁膜を介してゲート電極７
が形成されている。そして、ソース層４上にはベース層
３上に同時に同時にコンタクトするソース電極（カソー
ド）８が形成され、ｐ+ 型基板１の裏面にはドレイン電
極（アノード）９が形成されている。
あり、この上に低不純物濃度のｎ- 型層（高抵抗ベース
層）２が形成され、このｎ- 型層２の表面にｐ型ベース
層３とｎ+ 型ソース層４が形成されている。ここで、ｎ
+ 型ソース層４は、ｐ型ベース層３の端部に自己整合的
にチャネル領域５を残した状態で形成されている。チャ
ネル領域５上には、ゲート絶縁膜を介してゲート電極７
が形成されている。そして、ソース層４上にはベース層
３上に同時に同時にコンタクトするソース電極（カソー
ド）８が形成され、ｐ+ 型基板１の裏面にはドレイン電
極（アノード）９が形成されている。
【０００４】この構造では、ｎ+ 型ソース層４からチャ
ネル領域５を通ってｎ- 型層２に注入される電子電流に
対して、ｐ+ 型基板１からｎ- 型層２への正孔注入が起
こり、この結果ｎ- 型層２には多量のキャリア蓄積によ
る導電変調が起こる。ｎ- 型層２に注入された正孔電流
はｐ型ベース層３のソース層４直下を通り、ソース電極
８へ抜ける。この構造は、サイリスタと似ているがサイ
リスタ動作はしない。ソース電極８がｐ型ベース層３と
ｎ+ 型ソース層４を短絡してサイリスタ動作を阻止して
おり、ゲート・ソース間電圧を零とすれば素子はターン
オフする。
ネル領域５を通ってｎ- 型層２に注入される電子電流に
対して、ｐ+ 型基板１からｎ- 型層２への正孔注入が起
こり、この結果ｎ- 型層２には多量のキャリア蓄積によ
る導電変調が起こる。ｎ- 型層２に注入された正孔電流
はｐ型ベース層３のソース層４直下を通り、ソース電極
８へ抜ける。この構造は、サイリスタと似ているがサイ
リスタ動作はしない。ソース電極８がｐ型ベース層３と
ｎ+ 型ソース層４を短絡してサイリスタ動作を阻止して
おり、ゲート・ソース間電圧を零とすれば素子はターン
オフする。
【０００５】しかしながら、この種のＩＧＢＴにおいて
は、アノード側エミッタの注入効率を上げることはでき
るが、寄生サイリスタのラッチアップを防止する目的か
らカソード側の電子注入の効率を上げるには限界があっ
た。このため、高抵抗ベース層中のキャリアの蓄積がサ
イリスタに比べて小さく、高耐圧素子の特性を決定する
上で最も支配的な高抵抗ベース層のオン抵抗の上昇は避
けられなかった。
は、アノード側エミッタの注入効率を上げることはでき
るが、寄生サイリスタのラッチアップを防止する目的か
らカソード側の電子注入の効率を上げるには限界があっ
た。このため、高抵抗ベース層中のキャリアの蓄積がサ
イリスタに比べて小さく、高耐圧素子の特性を決定する
上で最も支配的な高抵抗ベース層のオン抵抗の上昇は避
けられなかった。
【０００６】
【発明が解決しようとする課題】このように従来、バイ
ポーラトランジスタを基本構造とするＩＧＢＴにおいて
は、最大電流遮断能力は大きくできるが、サイリスタを
基本構造とするＧＴＯサイリスタなどに比べてオン抵抗
が大きいという問題があった。
ポーラトランジスタを基本構造とするＩＧＢＴにおいて
は、最大電流遮断能力は大きくできるが、サイリスタを
基本構造とするＧＴＯサイリスタなどに比べてオン抵抗
が大きいという問題があった。
【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、最大電流遮断能力は大
きなままで低いオン抵抗を持ち、かつ素子の高耐圧化が
可能な絶縁ゲート型半導体装置を提供することにある。
ので、その目的とするところは、最大電流遮断能力は大
きなままで低いオン抵抗を持ち、かつ素子の高耐圧化が
可能な絶縁ゲート型半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の骨子は、縦型の
ＩＧＢＴのカソード側オンチャネルとオンチャネルの間
に、カソード電極には接していないｎエミッタを有する
サイリスタ構造又はダイオード構造を設け、このサイリ
スタ構造又はダイオード構造とＩＧＢＴ部分の面積比を
最適な範囲に設定することにある。
ＩＧＢＴのカソード側オンチャネルとオンチャネルの間
に、カソード電極には接していないｎエミッタを有する
サイリスタ構造又はダイオード構造を設け、このサイリ
スタ構造又はダイオード構造とＩＧＢＴ部分の面積比を
最適な範囲に設定することにある。
【０００９】即ち、本発明（請求項１）は、第１導電型
エミッタ層上に積層された第２導電型の高抵抗ベース層
と、この第２導電型の高抵抗ベース層の表面部に形成さ
れた第１導電型ベース層と、この第１導電型ベース層の
表面部に形成された第２導電型ソース層と、高抵抗ベー
ス層の表面部に第１導電型ベース層とは離間して形成さ
れた第２導電型エミッタ層と、第１導電型エミッタ層に
接する第１の主電極と、第１導電型ベース層及び第２導
電型ソース層に接する第２の主電極と、第２導電型ソー
ス層と第２導電型エミッタ層との間にゲート絶縁膜を介
して形成されたゲート電極とを備えた絶縁ゲート型半導
体装置において、各層の厚み方向と直交する横方向の単
位セルサイズを１２０μｍ以下としたことを特徴とす
る。
エミッタ層上に積層された第２導電型の高抵抗ベース層
と、この第２導電型の高抵抗ベース層の表面部に形成さ
れた第１導電型ベース層と、この第１導電型ベース層の
表面部に形成された第２導電型ソース層と、高抵抗ベー
ス層の表面部に第１導電型ベース層とは離間して形成さ
れた第２導電型エミッタ層と、第１導電型エミッタ層に
接する第１の主電極と、第１導電型ベース層及び第２導
電型ソース層に接する第２の主電極と、第２導電型ソー
ス層と第２導電型エミッタ層との間にゲート絶縁膜を介
して形成されたゲート電極とを備えた絶縁ゲート型半導
体装置において、各層の厚み方向と直交する横方向の単
位セルサイズを１２０μｍ以下としたことを特徴とす
る。
【００１０】また、本発明（請求項２）は、第１導電型
エミッタ層上に積層された第２導電型の高抵抗ベース層
と、この高抵抗ベース層の表面部に形成された第１の第
１導電型ベース層と、高抵抗ベース層の表面部に第１の
第１導電型ベース層とは離間して形成された第２の第１
導電型ベース層と、この第２の第１導電型ベース層の表
面部に形成された第２導電型エミッタ層と、第１の第１
導電型ベース層の表面部に形成された第２導電型ソース
層と、第１導電型エミッタ層に接する第１の主電極と、
第１の第１導電型ベース層及び第２導電型ソースに接す
る第２の主電極と、第２導電型ソース層と第２導電型エ
ミッタ層との間にゲート絶縁膜を介して形成されたゲー
ト電極とを備えた絶縁ゲート型半導体装置において、各
層の厚み方向と直交する横方向の単位セルサイズを１２
０μｍ以下、好ましくは５μｍ以上としたことを特徴と
する。
エミッタ層上に積層された第２導電型の高抵抗ベース層
と、この高抵抗ベース層の表面部に形成された第１の第
１導電型ベース層と、高抵抗ベース層の表面部に第１の
第１導電型ベース層とは離間して形成された第２の第１
導電型ベース層と、この第２の第１導電型ベース層の表
面部に形成された第２導電型エミッタ層と、第１の第１
導電型ベース層の表面部に形成された第２導電型ソース
層と、第１導電型エミッタ層に接する第１の主電極と、
第１の第１導電型ベース層及び第２導電型ソースに接す
る第２の主電極と、第２導電型ソース層と第２導電型エ
ミッタ層との間にゲート絶縁膜を介して形成されたゲー
ト電極とを備えた絶縁ゲート型半導体装置において、各
層の厚み方向と直交する横方向の単位セルサイズを１２
０μｍ以下、好ましくは５μｍ以上としたことを特徴と
する。
【００１１】ここで、本発明の望ましい実施態様として
は、ＩＧＢＴ部分の第１導電型ベース層は高抵抗ベース
層の表面部にリング状に形成されており、この第１導電
型ベース層の内部表面に第１導電型ソース層がリング状
に形成されている。さらに、ゲート電極はリング状の第
１導電型ソース層の内側に形成されており、第２導電型
エミッタはゲート電極下に形成されている。
は、ＩＧＢＴ部分の第１導電型ベース層は高抵抗ベース
層の表面部にリング状に形成されており、この第１導電
型ベース層の内部表面に第１導電型ソース層がリング状
に形成されている。さらに、ゲート電極はリング状の第
１導電型ソース層の内側に形成されており、第２導電型
エミッタはゲート電極下に形成されている。
【００１２】
【作用】本発明によれば、縦型のＩＧＢＴに隣接してサ
イリスタ又はダイオードが形成されることになり、高抵
抗ベース層のオン抵抗を低くして、スイッチング素子と
してのオン抵抗を低減させることができる。しかも、サ
イリスタ又はダイオードと直列に形成されているＩＧＢ
Ｔオンチャネルの抵抗を考慮して、サイリスタ又はダイ
オード部分の寸法を最適化（１２０μｍ以下）すること
により、オン抵抗をＩＧＢＴ単独で得られる最小値より
も低くすることができる。従って、ＩＧＢＴの最大電流
遮断能力は大きなままで、オン抵抗を十分小さくするこ
とが可能となる。
イリスタ又はダイオードが形成されることになり、高抵
抗ベース層のオン抵抗を低くして、スイッチング素子と
してのオン抵抗を低減させることができる。しかも、サ
イリスタ又はダイオードと直列に形成されているＩＧＢ
Ｔオンチャネルの抵抗を考慮して、サイリスタ又はダイ
オード部分の寸法を最適化（１２０μｍ以下）すること
により、オン抵抗をＩＧＢＴ単独で得られる最小値より
も低くすることができる。従って、ＩＧＢＴの最大電流
遮断能力は大きなままで、オン抵抗を十分小さくするこ
とが可能となる。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１４】図１は本発明の第１の実施例に係わる絶縁
ゲート型半導体装置の概略構成を示す平面図、図２は図
１の矢視Ａ−Ａ′断面図である。図中１１はｐ+ 型のＳ
ｉ基板（第１導電型エミッタ層）であり、この基板１１
上に低不純物濃度のｎ- 型層（高抵抗ベース層）１２が
形成されている。ｎ- 型ベース層１２の表面部にはｐ型
層（第１の第１導電型ベース層）１３が矩形リング状に
形成され、ｐ型ベース層１３の内部表面にはｎ+ 型層
（第２導電型ソース層）１４が矩形リング状に形成され
ている。
ゲート型半導体装置の概略構成を示す平面図、図２は図
１の矢視Ａ−Ａ′断面図である。図中１１はｐ+ 型のＳ
ｉ基板（第１導電型エミッタ層）であり、この基板１１
上に低不純物濃度のｎ- 型層（高抵抗ベース層）１２が
形成されている。ｎ- 型ベース層１２の表面部にはｐ型
層（第１の第１導電型ベース層）１３が矩形リング状に
形成され、ｐ型ベース層１３の内部表面にはｎ+ 型層
（第２導電型ソース層）１４が矩形リング状に形成され
ている。
【００１５】そして、上記各層を形成した素子表面にお
いて、ｎ+ 型ソース層１４の内側にゲート絶縁膜１６を
介してゲート電極１７が形成されている。また、ｎ+ 型
ソース層１４上にはｐ型ベース層１３と同時に同時にコ
ンタクトするソース電極（カソード電極；第２の主電
極）１８が形成され、基板１１の裏面にはドレイン電極
（アノード電極；第１の主電極）１９が形成されてい
る。
いて、ｎ+ 型ソース層１４の内側にゲート絶縁膜１６を
介してゲート電極１７が形成されている。また、ｎ+ 型
ソース層１４上にはｐ型ベース層１３と同時に同時にコ
ンタクトするソース電極（カソード電極；第２の主電
極）１８が形成され、基板１１の裏面にはドレイン電極
（アノード電極；第１の主電極）１９が形成されてい
る。
【００１６】ここまでの構成は従来素子と同様である
が、本実施例ではこれに加えて素子表面のゲート電極１
７の下に、ｐ型ベース層１３と離間してｐ型層（第２の
第１導電型ベース層）２１が形成されている。そして、
このｐ型ベース層２１の表面部の内側にｎ+ 型層（第２
導電型エミッタ層）２２が形成されている。
が、本実施例ではこれに加えて素子表面のゲート電極１
７の下に、ｐ型ベース層１３と離間してｐ型層（第２の
第１導電型ベース層）２１が形成されている。そして、
このｐ型ベース層２１の表面部の内側にｎ+ 型層（第２
導電型エミッタ層）２２が形成されている。
【００１７】このような構成であれば、ｐ型ベース層２
１及びｎ+ 型エミッタ層２２を設けたことにより、ソー
ス電極１８には接していないｎ+ 型エミッタ層２２，ｐ
型ベース層２１，ｎ- 型ベース層１２及びｐ+ 型エミッ
タ層１１からなるサイリスタ構造が形成され、このサイ
リスタがＩＧＢＴと並列に接続されることになる。そし
て、縦型のＩＧＢＴのソース電極１８から注入された電
子は、ゲート電極直下のｎ型チャネルを通り、オンチャ
ネル１５とオンチャネル１５′の間に設けられたサイリ
スタのｎ+ 型エミッタ層２２に供給される。そして、こ
のサイリスタ構造により、高抵抗ｎ- 型ベース層１２の
オン抵抗は低くなる。
１及びｎ+ 型エミッタ層２２を設けたことにより、ソー
ス電極１８には接していないｎ+ 型エミッタ層２２，ｐ
型ベース層２１，ｎ- 型ベース層１２及びｐ+ 型エミッ
タ層１１からなるサイリスタ構造が形成され、このサイ
リスタがＩＧＢＴと並列に接続されることになる。そし
て、縦型のＩＧＢＴのソース電極１８から注入された電
子は、ゲート電極直下のｎ型チャネルを通り、オンチャ
ネル１５とオンチャネル１５′の間に設けられたサイリ
スタのｎ+ 型エミッタ層２２に供給される。そして、こ
のサイリスタ構造により、高抵抗ｎ- 型ベース層１２の
オン抵抗は低くなる。
【００１８】ここで、このサイリスタと直列に形成され
ているＩＧＢＴのオンチャネルの抵抗を考慮して、サイ
リスタ部分の面積を十分小さくする必要がある。図３
は、本構造素子のオン電圧分担を示したものである。Ｖ
１はｎ+ 型エミッタ層２２の電圧降下、Ｖ２は高抵抗ｎ
- 型ベース層１２の電圧降下、Ｖ３はｐ+ 型エミッタ層
１１の電圧降下、Ｖchは縦型のＩＧＢＴのｎ+ 型ソース
層１４からサイリスタのｎ+ 型エミッタ層２２までのＭ
ＯＳＦＥＴのチャネル抵抗である。サイリスタのｐ型ベ
ース層２１をＩＧＢＴ部分と分離しているので、素子の
ターンオフ（ゲート電極１７に−１５Ｖを印加した時）
には、サイリスタのｐ型ベース層２１とＩＧＢＴの部分
のｐ型ベース層１３がｐチャネルによりつながって素子
耐圧を保証する。
ているＩＧＢＴのオンチャネルの抵抗を考慮して、サイ
リスタ部分の面積を十分小さくする必要がある。図３
は、本構造素子のオン電圧分担を示したものである。Ｖ
１はｎ+ 型エミッタ層２２の電圧降下、Ｖ２は高抵抗ｎ
- 型ベース層１２の電圧降下、Ｖ３はｐ+ 型エミッタ層
１１の電圧降下、Ｖchは縦型のＩＧＢＴのｎ+ 型ソース
層１４からサイリスタのｎ+ 型エミッタ層２２までのＭ
ＯＳＦＥＴのチャネル抵抗である。サイリスタのｐ型ベ
ース層２１をＩＧＢＴ部分と分離しているので、素子の
ターンオフ（ゲート電極１７に−１５Ｖを印加した時）
には、サイリスタのｐ型ベース層２１とＩＧＢＴの部分
のｐ型ベース層１３がｐチャネルによりつながって素子
耐圧を保証する。
【００１９】また、素子のオン状態では、サイリスタの
ｐ型ベース層２１は素子の外部電位に対してフローティ
ング又はそれに近い状態なので、このサイリスタがオン
状態に移行するためには、このサイリスタのｎ+ 型エミ
ッタ層２２とｐ型ベース層２１間のビルトイン電圧を越
える必要はなく、ｎ+ 型エミッタ層２２の幅を狭く設計
することができる。例えば、サイリスタのｐ型ベース層
２１とＩＧＢＴ部分のｐ型ベース層１３が素子のオン状
態時につながっていた場合、このビルトイン電圧を越え
るためにサイリスタのｎエミッタ幅を広くし、ｎエミッ
タ直下のラテラル抵抗でビルトイン電圧以上の電圧を稼
がないとサイリスタがオン状態にならない。
ｐ型ベース層２１は素子の外部電位に対してフローティ
ング又はそれに近い状態なので、このサイリスタがオン
状態に移行するためには、このサイリスタのｎ+ 型エミ
ッタ層２２とｐ型ベース層２１間のビルトイン電圧を越
える必要はなく、ｎ+ 型エミッタ層２２の幅を狭く設計
することができる。例えば、サイリスタのｐ型ベース層
２１とＩＧＢＴ部分のｐ型ベース層１３が素子のオン状
態時につながっていた場合、このビルトイン電圧を越え
るためにサイリスタのｎエミッタ幅を広くし、ｎエミッ
タ直下のラテラル抵抗でビルトイン電圧以上の電圧を稼
がないとサイリスタがオン状態にならない。
【００２０】図４は、ＩＧＢＴ部分の設計は同じで、素
子のセルサイズを変化させた時の素子に流れる電流密度
を計算したものである。ここで、ＩＧＢＴ部分のサイズ
は一定（Ｌｓ＝５μｍ）とし、サイリスタ構造部分のサ
イズを変えて、素子に流れる電流密度を計算した。ま
た、ホールのライフタイムτp は１０μｓとし、アノー
ド・カソード間電圧は２．６Ｖとした。
子のセルサイズを変化させた時の素子に流れる電流密度
を計算したものである。ここで、ＩＧＢＴ部分のサイズ
は一定（Ｌｓ＝５μｍ）とし、サイリスタ構造部分のサ
イズを変えて、素子に流れる電流密度を計算した。ま
た、ホールのライフタイムτp は１０μｓとし、アノー
ド・カソード間電圧は２．６Ｖとした。
【００２１】その結果、ｎ+ エミッタなしの場合（ＩＧ
ＢＴ）は、セルサイズが小さくなるに伴い電流密度は大
きくなり、セルサイズが小さくなり過ぎると電流密度は
小さくなった。また、ｎ+ エミッタありの場合（ＩＧＢ
Ｔ＋ＳＣＲ）は、セルサイズの縮小と共に電流密度は大
きくなり、かつ常にｎ+ エミッタなしの場合よりも電流
密度は大きい。さらに、セルサイズが１２０μｍ以下と
なると、ｎ+ エミッタなしの場合の最大の電流密度より
も大きくなった。
ＢＴ）は、セルサイズが小さくなるに伴い電流密度は大
きくなり、セルサイズが小さくなり過ぎると電流密度は
小さくなった。また、ｎ+ エミッタありの場合（ＩＧＢ
Ｔ＋ＳＣＲ）は、セルサイズの縮小と共に電流密度は大
きくなり、かつ常にｎ+ エミッタなしの場合よりも電流
密度は大きい。さらに、セルサイズが１２０μｍ以下と
なると、ｎ+ エミッタなしの場合の最大の電流密度より
も大きくなった。
【００２２】なお、図４の特性は、ＩＧＢＴ部分のサイ
ズや各層の厚み、その他のパラメータを変えると若干変
化するが、２つの曲線の関係は略一定であり、セルサイ
ズ１２０μｍ以下では、ｎ+ エミッタありの場合のほう
が常にｎ+ エミッタなしの場合の最大の電流密度よりも
大きくなる。従って、ｎ+ エミッタありの場合で、セル
サイズを１２０μｍ以下にすれば、従来得られない大き
な電流密度を得ることが可能となる。
ズや各層の厚み、その他のパラメータを変えると若干変
化するが、２つの曲線の関係は略一定であり、セルサイ
ズ１２０μｍ以下では、ｎ+ エミッタありの場合のほう
が常にｎ+ エミッタなしの場合の最大の電流密度よりも
大きくなる。従って、ｎ+ エミッタありの場合で、セル
サイズを１２０μｍ以下にすれば、従来得られない大き
な電流密度を得ることが可能となる。
【００２３】このように、ｎエミッタ構造を持つ場合と
持たない場合（従来のＩＧＢＴ）では、セルサイズ（ｎ
エミッタ幅＝セルサイズ−ＩＧＢＴ）１２０μｍ以下
で、ｎエミッタ構造を持つ場合が有利であることが分か
る。従って、セルサイズを１２０μｍ以下の例えば５０
μｍとすることにより、ＩＧＢＴの最大電流遮断能力は
大きなままで、十分に低いオン抵抗を実現することがで
き、その有用性は大で持ある。
持たない場合（従来のＩＧＢＴ）では、セルサイズ（ｎ
エミッタ幅＝セルサイズ−ＩＧＢＴ）１２０μｍ以下
で、ｎエミッタ構造を持つ場合が有利であることが分か
る。従って、セルサイズを１２０μｍ以下の例えば５０
μｍとすることにより、ＩＧＢＴの最大電流遮断能力は
大きなままで、十分に低いオン抵抗を実現することがで
き、その有用性は大で持ある。
【００２４】図５は、本発明の第２の実施例の要部を示
す素子構造断面図である。なお、図２と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例は、第１の実施例におけるｐ型ベース層２１を省略し
たものである。
す素子構造断面図である。なお、図２と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例は、第１の実施例におけるｐ型ベース層２１を省略し
たものである。
【００２５】この場合、サイリスタ構造の代わりに、ｎ
+ 型エミッタ層２２，ｎ- 型ベース層１２及びｐ+ 型エ
ミッタ層１１からなるダイオード構造が形成されること
になるが、基本的な動作は第１の実施例と同様である。
そして、この実施例においてもＩＧＢＴ部分の幅を一定
としダイオード構造部分の幅を可変して素子に流れる電
流密度を計算したところ、前記図４と略同様の結果が得
られた。つまり、セルサイズが１２０μｍ以下で、従来
のＩＧＢＴでは得られない大きな電流密度を得ることが
可能となる。
+ 型エミッタ層２２，ｎ- 型ベース層１２及びｐ+ 型エ
ミッタ層１１からなるダイオード構造が形成されること
になるが、基本的な動作は第１の実施例と同様である。
そして、この実施例においてもＩＧＢＴ部分の幅を一定
としダイオード構造部分の幅を可変して素子に流れる電
流密度を計算したところ、前記図４と略同様の結果が得
られた。つまり、セルサイズが１２０μｍ以下で、従来
のＩＧＢＴでは得られない大きな電流密度を得ることが
可能となる。
【００２６】図６は、本発明の第３の実施例の要部を示
す素子構造断面図である。なお、図２と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例は、第１の実施例におけるｐ型ソース層２１を省略
し、ｎ+ 型エミッタ層２２の下部にｐ+ 型層２３を選択
的に設けたものである。
す素子構造断面図である。なお、図２と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例は、第１の実施例におけるｐ型ソース層２１を省略
し、ｎ+ 型エミッタ層２２の下部にｐ+ 型層２３を選択
的に設けたものである。
【００２７】この場合、ｐ+ 型層２３を含む部分がサイ
リスタ構造となり、第１の実施例と基本的に同様な動作
となり、この実施例においてもセルサイズが１２０μｍ
以下で、従来のＩＧＢＴでは得られない大きな電流密度
を得ることが可能となる。
リスタ構造となり、第１の実施例と基本的に同様な動作
となり、この実施例においてもセルサイズが１２０μｍ
以下で、従来のＩＧＢＴでは得られない大きな電流密度
を得ることが可能となる。
【００２８】図７は、本発明の第４の実施例の要部を示
す素子構造断面図である。なお、図２と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例は、第１の実施例におけるｐ型ソース層２１を省略
し、ｎ+ 型エミッタ層２２の下部にｐ型ソース層１３に
つながるｎ型層２４を設けたものである。
す素子構造断面図である。なお、図２と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例は、第１の実施例におけるｐ型ソース層２１を省略
し、ｎ+ 型エミッタ層２２の下部にｐ型ソース層１３に
つながるｎ型層２４を設けたものである。
【００２９】この場合も、基本的な動作は第１の実施例
と同様であり、セルサイズが１２０μｍ以下で従来のＩ
ＧＢＴでは得られない大きな電流密度を得ることが可能
となる。また、ｎ型層２４を設けたことにより、第２の
実施例に比してオン抵抗をより小さくすることができる
利点がある。
と同様であり、セルサイズが１２０μｍ以下で従来のＩ
ＧＢＴでは得られない大きな電流密度を得ることが可能
となる。また、ｎ型層２４を設けたことにより、第２の
実施例に比してオン抵抗をより小さくすることができる
利点がある。
【００３０】図８は本発明の第５の実施例に係わる絶縁
ゲート型半導体装置の概略構成を示す平面図、図９は図
８の矢視Ａ−Ａ′及びＢ−Ｂ′断面図である。なお、図
１，図２と同一部分には同一符号を付して、その詳しい
説明は省略する。
ゲート型半導体装置の概略構成を示す平面図、図９は図
８の矢視Ａ−Ａ′及びＢ−Ｂ′断面図である。なお、図
１，図２と同一部分には同一符号を付して、その詳しい
説明は省略する。
【００３１】この実施例は、第１の実施例におけるｐ型
ソース層２１を、ｎ+ 型エミッタ層２２を覆うだけでな
く、ｐ型ソース層１２の下にも形成したものである。具
体的には、ｎ+ 型エミッタ層２２が一方向に長いストラ
イプ状に形成され、素子の長辺方向ではＩＧＢＴ部分と
サイリスタ構造部分とでｐ型ソース層２１がつながって
おり、短辺方向ではｐ型ソース層２１が分離されてい
る。ここで、図９（ｂ）ではｐ型ソース層２１はｎ+ 型
エミッタ層２２の下部の一部に形成されているが、ｎ+
型エミッタ層２２を完全に覆うように形成してもよい。
但し、隣接するｐ層とは接触しないようにする。
ソース層２１を、ｎ+ 型エミッタ層２２を覆うだけでな
く、ｐ型ソース層１２の下にも形成したものである。具
体的には、ｎ+ 型エミッタ層２２が一方向に長いストラ
イプ状に形成され、素子の長辺方向ではＩＧＢＴ部分と
サイリスタ構造部分とでｐ型ソース層２１がつながって
おり、短辺方向ではｐ型ソース層２１が分離されてい
る。ここで、図９（ｂ）ではｐ型ソース層２１はｎ+ 型
エミッタ層２２の下部の一部に形成されているが、ｎ+
型エミッタ層２２を完全に覆うように形成してもよい。
但し、隣接するｐ層とは接触しないようにする。
【００３２】このような構成であっても、ＩＧＢＴに隣
接してサイリスタ構造が形成されることになり、素子の
短辺方向のセルサイズを１２０μｍ以下とすることによ
り、第１の実施例と同様の効果が得られる。
接してサイリスタ構造が形成されることになり、素子の
短辺方向のセルサイズを１２０μｍ以下とすることによ
り、第１の実施例と同様の効果が得られる。
【００３３】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例では、ドレイン
電極側のエミッタ層をｐ型、ソース電極側のソース層を
ｎ型としたが、これに限らず各層の導電型を全て逆にし
てもよい。また、各層の不純物濃度，深さ，大きさ等の
条件は仕様に応じて適宜設定すればよい。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例では、ドレイン
電極側のエミッタ層をｐ型、ソース電極側のソース層を
ｎ型としたが、これに限らず各層の導電型を全て逆にし
てもよい。また、各層の不純物濃度，深さ，大きさ等の
条件は仕様に応じて適宜設定すればよい。
【００３４】
【発明の効果】以上詳述したように本発明によれば、縦
型のＩＧＢＴのカソード側オンチャネルとオンチャネル
の間に、カソード電極には接していないｎエミッタと、
縦型のＩＧＢＴのｐベース層と電気的に絶縁又は抵抗を
介して接続されたｐベース層を持つサイリスタ又はダイ
オードを設け、このサイリスタ（ダイオード）とＩＧＢ
Ｔの面積比を最適な範囲に設定することにより、最大電
流遮断能力は大きなままで低いオン抵抗を持ち、かつ素
子の高耐圧化が可能な絶縁ゲート型半導体装置を実現す
ることが可能となる。
型のＩＧＢＴのカソード側オンチャネルとオンチャネル
の間に、カソード電極には接していないｎエミッタと、
縦型のＩＧＢＴのｐベース層と電気的に絶縁又は抵抗を
介して接続されたｐベース層を持つサイリスタ又はダイ
オードを設け、このサイリスタ（ダイオード）とＩＧＢ
Ｔの面積比を最適な範囲に設定することにより、最大電
流遮断能力は大きなままで低いオン抵抗を持ち、かつ素
子の高耐圧化が可能な絶縁ゲート型半導体装置を実現す
ることが可能となる。
【図１】第１の実施例に係わる絶縁ゲート型半導体装置
の素子構造を示す平面図。
の素子構造を示す平面図。
【図２】図１の矢視Ａ−Ａ′断面図。
【図３】図２の素子の一部を示す素子構造断面図。
【図４】セルサイズと電流密度との関係を示す特性図。
【図５】第２の実施例の要部構成を示す素子構造断面
図。
図。
【図６】第３の実施例の要部構成を示す素子構造断面
図。
図。
【図７】第４の実施例の要部構成を示す素子構造断面
図。
図。
【図８】第５の実施例に係わる絶縁ゲート型半導体装置
の素子構造を示す平面図。
の素子構造を示す平面図。
【図９】図８の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図１０】従来の絶縁ゲート型半導体装置の素子構造を
示す断面図。
示す断面図。
１１…ｐ+ 型Ｓｉ基板（第１導電型エミッタ層） １２…ｎ- 型層（第２導電型高抵抗ベース層） １３…ｐ型層（第１導電型ベース層） １４…ｎ+ 型層（第２導電型ソース層） １５…チャネル領域 １６…ゲート絶縁膜 １７…ゲート電極 １８…ソース電極 ２１…ｐ型層（第１導電型ベース層） ２２…ｎ+ 型層（第２導電型エミッタ層） ２３…ｐ+ 型層 ２４…ｎ型層
Claims (2)
- 【請求項１】第１導電型エミッタ層上に積層された第２
導電型の高抵抗ベース層と、この第２導電型の高抵抗ベ
ース層の表面部に形成された第１導電型ベース層と、こ
の第１導電型ベース層の表面部に形成された第２導電型
ソース層と、前記高抵抗ベース層の表面部に前記第１導
電型ベース層とは離間して形成された第２導電型エミッ
タ層と、前記第１導電型エミッタ層に接する第１の主電
極と、前記第１導電型ベース層及び第２導電型ソース層
に接する第２の主電極と、前記第２導電型ソース層と第
２導電型エミッタ層との間にゲート絶縁膜を介して形成
されたゲート電極とを具備してなり、 前記各層の厚み方向と直交する横方向の単位セルサイズ
が１２０μｍ以下であることを特徴とする絶縁ゲート型
半導体装置。 - 【請求項２】第１導電型エミッタ層上に積層された第２
導電型の高抵抗ベース層と、この高抵抗ベース層の表面
部に形成された第１の第１導電型ベース層と、前記高抵
抗ベース層の表面部に第１の第１導電型ベース層とは離
間して形成された第２の第１導電型ベース層と、この第
２の第１導電型ベース層の表面部に形成された第２導電
型エミッタ層と、前記第１の第１導電型ベース層の表面
部に形成された第２導電型ソース層と、前記第１導電型
エミッタ層に接する第１の主電極と、前記第１の第１導
電型ベース層及び第２導電型ソース層に接する第２の主
電極と、前記第２導電型ソース層と第２導電型エミッタ
層との間にゲート絶縁膜を介して形成されたゲート電極
とを具備してなり、 前記各層の厚み方向と直交する横方向の単位セルサイズ
が１２０μｍ以下であることを特徴とする絶縁ゲート型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26211492A JP3272784B2 (ja) | 1992-09-30 | 1992-09-30 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26211492A JP3272784B2 (ja) | 1992-09-30 | 1992-09-30 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112496A true JPH06112496A (ja) | 1994-04-22 |
| JP3272784B2 JP3272784B2 (ja) | 2002-04-08 |
Family
ID=17371241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26211492A Expired - Fee Related JP3272784B2 (ja) | 1992-09-30 | 1992-09-30 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3272784B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310708A (ja) * | 1993-04-27 | 1994-11-04 | Hitachi Ltd | 複合半導体装置 |
| KR100802461B1 (ko) * | 2005-09-22 | 2008-02-14 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
-
1992
- 1992-09-30 JP JP26211492A patent/JP3272784B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310708A (ja) * | 1993-04-27 | 1994-11-04 | Hitachi Ltd | 複合半導体装置 |
| KR100802461B1 (ko) * | 2005-09-22 | 2008-02-14 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3272784B2 (ja) | 2002-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108389901B (zh) | 一种载流子存储增强型超结igbt | |
| US5714774A (en) | Two-gate semiconductor power switching device | |
| JP4581179B2 (ja) | 絶縁ゲート型半導体装置 | |
| US5969378A (en) | Latch-up free power UMOS-bipolar transistor | |
| US6121633A (en) | Latch-up free power MOS-bipolar transistor | |
| US5396087A (en) | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up | |
| JPH11345969A (ja) | 電力用半導体装置 | |
| JPH10178176A (ja) | トレンチ・ゲート構造を有するトレンチ・ゲート形絶縁ゲート・バイポーラ・トランジスタ | |
| JPH0883897A (ja) | Ｍｏｓ制御型サイリスタ | |
| US4611235A (en) | Thyristor with turn-off FET | |
| JP3367747B2 (ja) | 絶縁ゲート型半導体素子 | |
| US6137122A (en) | Latch-up controllable insulated gate bipolar transistor | |
| JPH01218067A (ja) | バイポーラ型半導体スイッチング装置 | |
| JP3119931B2 (ja) | サイリスタ | |
| JP2001168324A (ja) | 半導体装置 | |
| CN112928155B (zh) | 一种浮空p柱的槽栅超结IGBT | |
| JP3272784B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPS63209169A (ja) | 絶縁ゲ−ト型サイリスタ | |
| US11610987B2 (en) | NPNP layered MOS-gated trench device having lowered operating voltage | |
| CN112652658B (zh) | 一种含有隔离p-top区的槽栅超结IGBT | |
| JP3755231B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2003124468A (ja) | 絶縁ゲート型半導体素子 | |
| JPH0783125B2 (ja) | 半導体装置 | |
| KR20230081588A (ko) | 낮은 작동 전압을 갖는 npnp 층상 mos 게이트 트렌치 디바이스 | |
| JPH07302898A (ja) | Ｍｏｓ半導体素子およびその制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080125 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |