KR20230081588A - 낮은 작동 전압을 갖는 npnp 층상 mos 게이트 트렌치 디바이스 - Google Patents
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Abstract
npnp 층상 스위치가 복합 애노드 구조를 갖도록 변경된다. 복합 애노드는, 전형적인 npnp IGTO 디바이스, 사이리스터, 또는 IGBT의 연속적인 p형 저부 애노드(bottom anode)층 대신에, n형 반도체 물질을 함유하는 갭들을 갖는 세그먼트화된 p형 층으로 형성된다. n형 물질은 수직 npn 바이폴라 트랜지스터의 n형 콜렉터와 저부 애노드 전극 사이에 다수의 캐리어 경로를 형성한다. 다수의 캐리어 경로는, 트렌치 게이트가 높게 바이어싱될 때, 저부 애노드 전극과 최상부 캐소드(top cathode) 전극 사이에서 생성된다. 이러한 전류 경로는 0 볼트보다 약간 높은 전압에서 시작하여, 매우 낮은 작동 전압에서 작동한다. npnp 층상 스위치는, 약 1.0 볼트의 작동 전압 이상에서, 정상적으로 작동하고, 재생 바이폴라 트랜지스터 작용을 사용하여 전류의 대부분을 전도한다. 두 전류 경로들은 병렬로 도통한다.
Description
관련 출원 교차 참조
본 출원은 Paul M. Moore 등에 의해 2021년 5월 18일에 출원되어, 본 양수인에게 양도되고 본원에 원용되는 미국 가출원 제63/190,026호에 기초한다.
기술분야
본 발명은 npnp 또는 pnpn 층상 구조를 사용하는 절연 게이트 전력 디바이스들 ― 이를테면 IGBT, 절연 게이트 제어 사이리스터(insulated-gate-controlled thyristors), 절연 게이트 턴 오프(insulated-gate turn off, IGTO) 디바이스, 및 다른 유형의 MOS 게이트 반도체 스위치 ― 에 관한 것이고, 특히, 이러한 구조의 최소 작동 전압을 낮추는 "복합 애노드(composite anode)" 설계에 관한 것이다.
본 발명은, 도통을 위해 엄밀하게 MOSFET 동작보다는 바이폴라 동작을 사용하는 많은 유형들의 npnp 또는 pnpn 층상 구조들을 개선하는 것이다. 본 발명은 종방향 및 횡방향 절연 게이트 디바이스들에 적용되지만, 주로 종방향 디바이스가 예들로 상세히 설명될 것이다.
종방향 n-채널 MOSFET에서, 트렌치 절연 게이트는 상부 n+ 소스 층과 하부 n-드레인 층 사이의 트렌치 벽들에 근접한 p-바디 층을 반전시켜, 두 개의 n-타입 층들 사이에서 전도성 n-타입 채널을 생성한다. 전류 도통은 단지 다수 캐리어들에 의해서만 이루어진다. 대조적으로, npnp 디바이스에서는, 다수 및 소수 캐리어들이 도통 메커니즘의 일부이다. 턴 온될 때, npnp 디바이스 ― 이를테면 IGTO 디바이스 ― 는 통상적으로, 도 1에 도시된 바와 같이, 전류 대 전압 그래프 대부분에 대해 종방향 MOSFET의 순방향 전압(그 애노드와 캐소드 사이의 전압)보다 낮은 순방향 전압을 갖는다. 보다 낮은 순방향 전압은 고전류 디바이스들이 열을 최소화하고 이에 의해 디바이스 효율을 개선하는 데 매우 바람직하다.
도 1에서, IGTO 디바이스(npnp 디바이스)의 전류 대 전압(I 대 V)이 단순 MOSFET의 I 대 V와 비교된다. MOSFET은 상당히 선형적인 I 대 V 곡선을 보이고, 매우 낮은 전압에서도 잘 작동한다. 한편, IGTO 디바이스는 바이폴라 트랜지스터 동작에 따르므로, 애노드-캐소드 전압이 약 1.0 볼트 미만일 때 IGTO 디바이스의 전류가 거의 제로이다. 1.0 볼트를 초과하면, IGTO의 바이폴라 재생 동작은 낮은 순방향 전압과 높은 전류를 초래한다.
npnp 또는 pnpn 구조를 사용하는 스위치들에 대해, 스위치가 보다 낮은 전압에서, 이를테면 약 0 볼트에 이르기까지 상당한 전류를 도통할 수 있는 새로운 설계가 요구된다. 이러한 낮은 작동 전압에서의 작동은 일부 적용예들에 대해 요구되므로, 이러한 적용예들에 대해 MOSFET 스위치 대신 보다 효율적인 npnp IGTO가 사용될 수 있다.
도 2에서, 종방향 도통 npnp 층상 IGTO 디바이스(10)의 일 예가 설명되지만, 본 발명은 작동 전압을 감소시키기 위해 사실상 모든 유형들의 npnp 또는 pnpn 층상 구조들과 함께 사용될 수 있다.
본 출원인의 미국 특허 제8,878,238호는 본 발명으로부터 이익을 얻을 수 있는 절연 게이트 전력 디바이스들의 많은 유형들 중 하나의 유형의 예로서 사용될 종방향 전력 디바이스(IGTO 디바이스)를 개시한다. 미국 특허 제8,878,238호로부터의 절연 게이트 전력 디바이스가 상세히 설명될 것이고, 본 발명은 작동 전압을 낮추기 위한 이러한 디바이스 및 관련 디바이스들에 대한 변형예로서 후술될 것이다.
종래 기술의 도 2는 미국 특허 제8,878,238호에서 설명된 종방향 전력 디바이스의 소부분의 단면도이다. 도 2는 셀룰러 전력 디바이스의 에지 부분만을 도시하고 있지만, 본 발명은 셀룰러 어레이 내의 모든 영역들에 적용된다.
세 개의 셀들이 절연 트렌치들(141A) 내에 형성된 종방향 게이트들(143)(예를 들어, 도핑된 폴리실리콘)을 갖는 것으로 도시되어 있다. 트렌치(141B)는 모든 게이트들(143)에 대한 폴리실리콘 연결을 위한 것이고, 셀로 고려되지 않을 수 있다. 예를 들어, 스트립들 또는 직사각형 메시를 형성하는 셀들의 2차원 어레이가 공통의 저농도로 도핑된 p-웰(107)(p-베이스로서 동작함) 내에 형성될 수 있고, 셀들은 병렬로 연결된다.
n+ 영역들(129)이 게이트들(143)의 일부 또는 전부를 둘러싸고, n+ 영역들(129)에는 캐소드 단자(101)를 갖는 최상부 금속 캐소드 전극(127)이 접촉된다. n+ 영역들(129)은 주입에 의해 또는 다른 알려져 있는 도펀트 도입 방법들에 의해 형성될 수 있다.
종방향 게이트들(143)은 산화물 층(145)에 의해 p-웰(107)로부터 절연된다. 게이트들(143)은 도면의 평면 외부에서 함께 연결되고, 트렌치(141B) 내의 폴리실리콘과 직접 접촉하는 금속 게이트 전극(109)을 통해 게이트 전압에 커플링된다. 패터닝된 유전체 층(119)이 게이트 전극(109)을 p-웰(107)로부터 절연시키고, 게이트들(143)을 캐소드 전극(127)으로부터 절연시킨다.
다이의 에지 근처의 가드 링들(113)은 전계 크라우딩(field crowding)을 감소시키며, 이에 의해 항복 전압을 증가시킨다. 가드 링들(113)에는 금속(161 및 163)이 접촉되며, 금속(161 및 163)은 전계 산화물(117)에 의해 n- 드리프트 층(106)으로부터 절연된다.
종방향 npnp 반도체 층상 구조가 형성된다. p+ 기판(104), 에피택셜 성장된 n- 드리프트 층(106)(n-베이스로서 동작함), 및 p- 웰(107)에 의해 형성되는 바이폴라 pnp 트랜지스터가 존재한다. 또한, n+ 영역들(129), p-웰(107), 및 n- 드리프트 층(106)에 의해 형성되는 바이폴라 npn 트랜지스터가 존재한다. n- 드리프트 층(106)의 도펀트 농도보다 높은 도펀트 농도를 갖는 n-타입 버퍼 층(105)이 디바이스가 도통할 때 p+ 기판(104)으로부터 n- 드리프트 층(106)으로의 정공들의 주입을 감소시킨다. 이는 또한 전력 디바이스가 역방향 바이어싱될 때 애노드 pn-접합부에서의 전기장을 감소시킨다. 바닥 애노드 전극(103)이 기판(104)과 접촉하고, 최상부 캐소드 전극(127)은 선택된 위치들에서 n+ 영역들(129)과 접촉하고 또한 p-웰(107)과 접촉한다. p-웰(107)은 게이트 구조체를 둘러싸고, n- 드리프트 층(106)은 p-웰(107) 주위의 표면까지 연장된다.
애노드 단자(102)를 갖는 애노드 전극(103)이 캐소드 전극(127)에 대해 순방향 바이어싱되지만, 양의 게이트 바이어스가 충분하지 않을 때, 전류 흐름이 존재하지 않는데, 이는 역방향 바이어싱된 종방향 pn 접합부가 존재하기 때문이고, pnp와 npn 트랜지스터들의 베타(이득)들의 곱은 1 미만이다(즉, 재생 활동이 없다).
게이트(143)가 (n+ 영역들(129)에 비해) 2~5 볼트와 같은 양의 전압으로 충분히 바이어싱될 때, 게이트 산화물 층(145)에 인접한 실리콘에서 반전층이 형성되고, n+ 영역들(129)로부터의 전자들은 반전층 내 트렌치들의 바닥과 나란한 그리고 그 아래의 이러한 실리콘 영역에서 다수 캐리어들이 되어, npn 베이스의 유효 폭(n-층들 사이의 p-웰(107)의 부분)이 감소되게 한다. 그 결과, npn 트랜지스터의 베타가 증가하여, 베타들의 곱이 1을 초과하게 된다. 이러한 조건은 정공들이 저농도로 도핑된 n- 드리프트 층(106)으로 주입되고 전자들이 p-웰(107)로 주입될 때 “브레이크오버(breakover)"를 초래하여, 디바이스를 완전히 턴 온시킨다. 이에 따라, 게이트 바이어스는 턴 온을 개시하고, 완전한 턴 온은 pnp 트랜지스터를 통한 전류 흐름뿐만 아니라 npn 트랜지스터를 통한 전류 흐름도 있을 때 (재생 동작으로 인해) 발생한다.
게이트 바이어스를 제로로 취하거나 ― 이를테면 게이트 전극(109)이 캐소드 전극(127)에 단락되거나 ― 음으로 취할 때, 디바이스(10)는 npn 트랜지스터의 유효 베이스 폭이 그 원래 값으로 증가되므로, 턴 오프된다.
디바이스가 셀룰러이고 모든 게이트들이 함께 단일 드라이버에 연결된다는 점에서, 디바이스는 많은 다른 유형들의 고전류/고전압 절연 게이트 전력 디바이스들과 유사하다.
디바이스 양단의 고전류 전압 강하는 순수 MOSFET 디바이스(도 1 참조)의 고전류 전압 강하에 비해 상대적으로 낮다. 그러나, 전술한 바와 같이, MOSFET의 하나의 이점은 보다 낮은 작동 전압에서 잘 도통할 수 있다는 것이다. 따라서, 도 2의 디바이스 및 다른 관련 npnp 또는 pnpn 디바이스들을, 보다 낮은 작동 전압에서 전류를 보다 효율적으로 도통할 수 있도록 변형시키는 것이 바람직할 것이다.
일 실시예에서, 종방향 도통 npnp 층상 스위치는 상이한 "바닥(bottom)" 애노드 구조를 갖도록 변형된다. 본 발명은 전형적인 npnp IGTO 디바이스, 사이리스터, 또는 IGBT의 연속적인 p-타입 바닥 애노드 층 대신에, 바닥 "복합 애노드(composite anode)"를 형성한다. 또한, 복합 애노드의 p-형 반도체 부분은 npnp 구조에서 종방향 pnp 트랜지스터에 대한 p-형 이미터로서 동작한다.
복합 애노드는 n-타입 반도체 물질(npnp 구조에서 종방향 npn 트랜지스터에 대한 위에 놓인 n-타입 콜렉터의 일부)을 함유하는 갭들을 갖는 세그먼트화된 p-타입 층을 갖는다.
세그먼트화된 p-타입 층 아래에는 세그먼트화된 금속(또는 다른 전도체) 층이 있으며, 이의 세그먼트들 사이에는 유전체가 있다. 금속 층의 소부분은 세그먼트화된 p-타입 층 내의 n-타입 영역들과 접촉한다.
이어서, 연속적인 애노드 전극이 세그먼트화된 금속 층의 바닥과 접촉한다.
이에 따라, 종방향 npn 트랜지스터 내의 바닥 애노드 전극과 n-타입 콜렉터 사이에, 세그먼트화된 p-타입 층들 내의 갭들 내의 n-타입 영역들을 통해, 다수 캐리어들만을 사용하는 직접 전도성 경로가 존재하며, 이는 p-타입 애노드 층을 완전히 우회한다.
트렌치 게이트가 (임계 전압을 초과하여) 충분히 양으로 바이어싱되고, 작동 전압이 적어도 1.0 볼트의 종래 최소 작동 전압보다 훨씬 더 낮은 양의 전압일 때, 세그먼트화된 p-타입 애노드 층 내의 갭들 내의 n-타입 영역들을 통해 전류가 흐르기 시작한다. 전류 경로는 기본적으로 저항성 경로이다. 이때, npnp 구조체는 아직 재생 모드로 작동하지 않는다. 이러한 다수 캐리어 전류 경로는 디바이스가 완전히 온일 때 존재하는 npnp 전류 경로와 병렬적이다.
작동 전압(애노드-캐소드 전압)이 약 1.0 볼트를 초과하여 증가함에 따라, 세그먼트화된 p-타입 애노드 층 내의 갭들은 계속해서 전류를 도통하지만, npnp 구조체를 통한 주 전류 경로가 (재생 동작으로 인해) 턴 온되어 디바이스의 전류 대부분을 도통한다. 세그먼트화된 p-타입 애노드 층들의 갭들을 통한 전류는 이 경우에서 도통되는 총 전류의 1~10%일 수 있다.
세그먼트화된 p-타입 애노드 층 내의 갭들은 본질적으로 JFET를 형성하고, 여기서 JFET는 보다 높은 전압에서 포화 모드로 작동하여, 작동 전압이 증가함에 따라 갭들 내의 n-타입 물질의 부분적 공핍으로 인해 전류가 제한된다. 낮은 전압/전류에서, JFET는 그 선형 영역에서 작동하여, 저항성 경로를 제공한다.
복합 애노드는 허용가능한 최소 작동 전압을 낮추기 위해 종래의 npnp 층상 디바이스에서 임의의 p-타입 애노드 층을 대신할 수 있다. 층들의 전도성들이 반전되어 pnpn 소자를 형성할 수 있다.
게이트는 (종방향 반전층에 대해) 트렌치 게이트 또는 (횡방향 반전층에 대해) 최상부 "수평(horizontal)" 게이트일 수 있다.
다른 실시예들이 개시된다.
도 1은 전형적인 IGTO(바이폴라 동작을 사용) 및 MOSFET에 대한 전류 대 전압 그래프이다.
도 2는 출원인의 미국 특허 제8,878,238호에서 설명된 npnp 층상 종방향 전력 스위치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른, 복합 애노드를 갖는 IGTO의 단면도이다.
도 4는 낮아진 최소 작동 전압을 나타내는 도 3의 디바이스의 전류 대 전압 그래프이다.
도 5는 본 발명의 다른 실시예에 따른, 복합 애노드를 갖는 IGTO의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른, 복합 애노드를 갖는 IGTO의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른, 복합 애노드를 갖는 IGTO의 단면도이다.
도 8은 본 발명의 다른 실시예에 따른, 복합 애노드를 갖는 IGTO의 단면도이다.
도 9는 많은 유형들의 npnp 또는 pnpn 층상 디바이스들과 사용될 수 있는 복합 애노드를 나타내는 종방향 스위치의 바닥 부분의 단면도이다.
다양한 도면들에서 동일하거나 동등한 요소들은 동일한 숫자로 라벨링될 수 있다.
도 2는 출원인의 미국 특허 제8,878,238호에서 설명된 npnp 층상 종방향 전력 스위치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른, 복합 애노드를 갖는 IGTO의 단면도이다.
도 4는 낮아진 최소 작동 전압을 나타내는 도 3의 디바이스의 전류 대 전압 그래프이다.
도 5는 본 발명의 다른 실시예에 따른, 복합 애노드를 갖는 IGTO의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른, 복합 애노드를 갖는 IGTO의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른, 복합 애노드를 갖는 IGTO의 단면도이다.
도 8은 본 발명의 다른 실시예에 따른, 복합 애노드를 갖는 IGTO의 단면도이다.
도 9는 많은 유형들의 npnp 또는 pnpn 층상 디바이스들과 사용될 수 있는 복합 애노드를 나타내는 종방향 스위치의 바닥 부분의 단면도이다.
다양한 도면들에서 동일하거나 동등한 요소들은 동일한 숫자로 라벨링될 수 있다.
도 3은 본 발명의 일 실시예에 따른, 복합 애노드(12)를 갖는 IGTO(10)의 소부분의 단면도이다. 복합 애노드(12) 위의 구조체는 npnp 디바이스에 적합한 임의의 구조체일 수 있고, 본 예는 도 2의 IGTO의 최상부 부분을 도시한다. 하나의 셀만 도시되고, 본 디바이스는 2차원 어레이로 병렬로 연결된 수백 개의 셀들을 가질 수 있다. 게이트 트렌치들은 메쉬를 형성하여, 직사각형 또는 육각형 셀들을 형성할 수 있거나, 또는 평행한 선형 스트립들일 수 있다. 게이트들은 또한, 본 디바이스를 제어하기 위한 수평 반전층을 생성하는 최상부 게이트들일 수 있다.
본 예에서, 본 구조체는 대칭선들(14)을 따라 반복된다.
시작 n-타입 기판(16)이 자신의 최상면 위에 p-타입 바디 층(18)(또는 npn 트랜지스터의 베이스)을 에피택셜 성장시킨다. p-타입 바디 층(18)을 성장시키면서 층은 도핑될 수 있다. p-타입 바디 층(18)은 대신에 주입되고 확산되어 웰을 형성할 수 있다. (웰은 또한 본 개시의 목적을 위한 층인 것으로 고려된다.)
이어서, p-타입 바디 층(18)의 최상면이 n-타입 도펀트들로 도핑되거나, n-타입 에피택셜층이 성장되어, n+ 소스 영역들(20)(또는 npn 트랜지스터의 이미터들)을 형성한다.
트렌치들(22)이 p-타입 바디 층(18) 내로 에칭되고, p-타입 바디 층(18) 내에서 종단된다. 이어서, 트렌치들(22)의 벽들 및 바닥들이 산화되어 게이트 산화물 층(24)을 형성한다. 이어서, 절연 트렌치들이 도핑된 폴리실리콘(26)으로 채워져 절연 게이트들의 어레이를 형성한다.
다른 실시예에서, 트렌치들(22)은 게이트들이 양으로 바이어싱될 때 n+ 소스 영역들(20)과 기판(16) 사이에서 반전된 n-채널이 연장되도록 기판(16) 내로 연장된다.
이어서, 유전체 층(30)이 표면 위에 증착되고, n+ 소스 영역들(20)의 부분들을 노출시키도록 에칭된다. 다른 경우에, 유전체 층(30)은 트렌치들(22) 내의 인터커넥트 폴리실리콘(26)과 접촉하는 게이트 전극(도 2에 도시됨)을 형성하도록 에칭된다.
이어서, 금속 층이 퇴적되고, 캐소드 전극(32)(또는 소스 전극) 및 게이트 전극을 형성하도록 에칭된다. 금속은 n+ 소스 영역들(20)과 접촉하도록 유전체 층(30) 내의 개구들을 관통해 연장된다. 금속은 또한 다이 상의 일부 영역들에서 p- 타입 바디 층(18)을 n+ 소스 영역들(20)에 단락시켜 p-타입 바디 층(18)을 약하게 바이어싱할 수 있다.
기판(16)의 바닥면 상에는 n-타입 기판(16)의 도핑 농도보다 높은 도핑 농도를 갖는 n- 버퍼 층(34)이 성장되거나 주입된다.
이어서, 마스크가 형성되고, p-타입 도펀트들이 주입되어 세그먼트화된 p-타입 애노드 층(36)(또는 pnp 트랜지스터의 이미터)을 형성한다.
이어서, p-타입 하부 이미터 영역들(38) 및 n-타입 하부 콜렉터 영역들(40)을 포함하는 층이 주입에 의해 또는 에피택셜 성장 및 주입에 의해 형성된다. n-타입 하부 콜렉터 영역들(40)은 일반적으로 n-타입 하부 콜렉터 영역(40)들이 n-타입 버퍼 층(34) 및 기판(16)으로의 연속적인 전도성 경로를 형성하도록, 세그먼트화된 p-타입 애노드 층(36) 내의 갭들과 정렬된다.
다음으로, 금속(또는 다른 전도체) 층(42)이 증착되고, 산화물과 같은 유전체(44)로 채워지는 개구들을 형성하도록 에칭된다. 금속 층(42)의 일부는 n-타입 하부 콜렉터 영역들(40)과 직접 접촉한다. 접촉의 양은 이것이 낮은 작동 전압 전류 흐름을 결정하기 때문에 중요하다. n-타입 도펀트들의 확산으로 인해 n-타입 하부 콜렉터 영역들(40)을 정밀하게 크기 조정하기 보다는 금속 층(72)을 정밀하게 에칭하여 접촉 영역을 설정하는 것이 더 용이하다.
바닥면 상에는 금속 애노드 전극(46)이 형성된다.
도 3의 IGTO의 "높은" 전압 작동은 일반적으로 도 2와 관련하여 설명되었다. 이러한 높은 전압은 약 1.0 볼트 초과이며, 이 경우 바이폴라 트랜지스터 동작 및 재생이 매우 낮은 전압 강하로 종방향 전류를 도통하도록 사용된다. 전극들(32와 46) 간이 약 1.0 볼트 미만이면, 바이폴라 트랜지스터들은 턴 온될 수 없다.
게이트들이 양으로 바이어싱될 때, 0 볼트를 약간 초과하여 시작하는 낮은 작동 전압(애노드 대 캐소드 전극 전압)에 대해 전류를 도통시키기 위해, 애노드 전극(46), 금속 층(42), n-타입 하부 콜렉터 영역들(40), 갭들 내의 n-타입 버퍼 층(34), n-타입 기판(16), 트렌치들(22) 주위의 n-반전층, n+ 소스 영역들(20), 및 캐소드 전극(32)에 의해 전류 경로가 형성된다. 바이폴라 재생 모드에서와 달리, 이러한 모드에서는 n-타입 경로를 통해 다수 캐리어 흐름만 존재한다.
세그먼트화된 p-타입 애노드 층(36) 내의 p-타입 영역들 사이의 갭들은 낮은 작동 전류 및 낮은 작동 전압을 갖는 저항기들과 같이 동작한다. 대조적으로, 높은 작동 전압에서, 갭들은 포화 모드의 JFET들과 같이 동작하며, 이 경우 작동 전압이 증가함에 따라 갭들 내의 n-타입 물질이 공핍됨으로써 전류가 핀치 오프된다. 이는 보다 높은 작동 전압에서 그 경로를 통해 일반적으로 고정된 최대 전류를 초래하고, 약 1.0 볼트 미만의 낮은 전압에서 선형 전류를 초래한다. 낮은 작동 전압에서, 디바이스를 통한 전류는 일반적으로 바이폴라 동작이 일어나기 전에 대부분의 적용예들에 적합하다.
보다 높은 작동 전압에서, 바이폴라 동작에 의한 전류 흐름은 n-타입 하부 콜렉터 영역들(40)을 통한 전류 흐름을 작게 하므로(dwarf), 효율은 본 발명에 의해 크게 감소되지 않는다. 두 전류 흐름 경로들/동작들은 본질적으로 보다 높은 작동 전압에서 병렬로 작동하고, 갭들/JFET들만이 0~1.0 볼트 범위 내의 전류 흐름을 제공한다.
일 실시예에서, 보다 높은 작동 전압에서, n-타입 하부 콜렉터 영역들(40)을 통한 전류 흐름은 총 전류의 1~5% 사이이고, 적용예에 따라 10%만큼 높을 수 있다. 전류 흐름의 백분율은 세그먼트화된 p-타입 애노드 층(36) 내의 갭들의 크기 및 수, 및 금속 층(42)과 n-타입 하부 콜렉터 영역들(40) 간의 접촉 영역에 의해 결정된다.
시뮬레이션은 도 3의 디바이스가 브레이크다운 전압의 큰 감소 없이 0 내지 약 1.0 볼트 사이에서 보다 선형적인 전류 대 전압(I 대 V) 곡선을 보인다는 것을 나타낸다. 도 4는 도 2의 종래 기술의 IGTO 디바이스의 I 대 V 곡선을 도 3의 새로운 IGTO의 곡선 및 MOSFET의 곡선과 대조한다. 높은 작동 전압에서, 도 2 및 도 3의 디바이스들의 I 대 V 곡선들은 일반적으로 재생 동작으로 인해 오버랩된다.
도 3은 복합 애노드(12)가 GTO 디바이스(10) 내의 셀들과 정렬되는 것을 도시하지만, 복합 캐소드(12)는 정렬될 필요가 없고, n-타입 하부 콜렉터 영역들(40)을 통한 전류 흐름의 백분율은 또한 세그먼트화된 p-타입 애노드 층(36) 내의 갭들의 분포에 의해 결정될 수 있다.
도 5는 금속 층(42)이 n-타입 하부 콜렉터 영역들(40)과 도 3에서 도시된 일측보다는 양측에서 접촉하는 도 3의 변형예를 도시한다. 이러한 배열은 낮은 전압 모드에서 최대 전류 흐름을 증가시킨다.
도 6은 n-타입 하부 콜렉터 영역(50)이 도면의 우측에서 n-타입 버퍼 층(34)과 접촉하는 복합 애노드의 다른 실시예를 도시한다. 또한, p-타입 하부 이미터 영역(52)이 금속 층(42)으로부터 n-타입 버퍼 층(34)로 연장된다.
도 7에서는 유전체(44)가 게이트 산화물로서 동작하도록 얇게 형성된다. 애노드 전극(46) 상의 양의 전위는 유전체(44)에 인접한 세그먼트화된 p-타입 애노드 층(54)의 바닥을 반전시켜 n-타입 하부 콜렉터 영역(56)과 n-타입 버퍼 층(34) 사이에서 n 채널 경로를 형성한다.
도 8은 도 7과 유사하지만, p-타입 세그먼트화된 애노드 층(62)의 바닥을 반전시켜 n-타입 하부 콜렉터 영역(64)과 n-타입 버퍼 층(34) 사이에서 n 채널 전류 경로를 생성하기 위해 "두꺼운" 유전체 층 부분(58) 및 매우 얇은 유전체 층 부분(60)이 존재한다. 애노드 전극(46)은 얇은 유전체 층 부분(60)에 접하는 금속 연장부(66)를 갖는다.
도 5 내지 도 8의 디바이스들은 복합 애노드에 의해 제공되는 병렬 전류 경로를 제외하고, 작동 전압이 충분히 높을 때 도 3의 디바이스와 같이 작동하므로, 이러한 바이폴라 작동을 다시 설명할 필요가 없다.
도 9는 금속 애노드 전극(46)이 티타늄 질화물(72) 외층을 갖는 텅스텐 플러그(70)에 연결되는 IGTO 디바이스 또는 임의의 다른 적절한 디바이스의 바닥 부분을 도시한다. 상부 게이트 구조체(도시되지 않음)는 IGTO, 사이리스터, IGBT 등에서 사용되는 임의의 적합한 구조체일 수 있다. n-타입 하부 콜렉터 영역(74)이 티타늄 질화물(72)과 접촉하는 에지를 갖는다. n-타입 하부 콜렉터 영역(74)은 세그컨트화된 p-타입 애노드 층(76) 내의 갭을 통해 n-타입 버퍼 층(34)과 접촉한다. 낮은 전압에서의 전류는 n-타입 버퍼 층(34)으로의 n-타입 하부 콜렉터 층(74) 경로의 길이에 의해 및/또는 갭 폭에 의해, 또는 다른 기술들에 의해 쉽게 제어될 수 있다.
도 9는 또한 복합 애노드를 갖는 횡방향 npnp 구조체를 관통하는 수평 단면일 수 있다. 횡방향 디바이스에서는 상부 수평 게이트가 디바이스를 턴 온하여, 횡방향 및 종방향 전류들이 두 개의 최상부 전극들 사이에서 또는 최상부 전극과 바닥 전극 사이에서 흐르게 할 수 있다.
다수 캐리어의 n-전도형 경로가 낮은 작동 전압에서 전류를 도통하기 위해 사용되고, 보다 높은 작동 전압에서 주 바이폴라 동작 경로와 병렬로 작동하는 본원에서 설명된 개념들을 사용하여 복합 애노드들의 많은 다른 구성들이 형성될 수 있다.
pnpn형 디바이스가 형성하기 위해 전도형들이 반전될 수 있다.
실시예들은 디바이스를 "기판" 상의 층들로서 설명하였지만, 다양한 층들은 시작 기판 상에 에피택셜 성장될 수 있거나, 층들은 다양한 층들이 기판의 일부가 되도록 주입될 수 있다. 이에 따라, 기판은 특정 전도성 또는 전도성들을 갖는 또 다른 반도체 층 또는 층들로서 간주될 수 있다.
본 발명의 특정 실시예들이 제시되고 설명되었지만, 본 발명으로부터 벗어나지 않고 이의 보다 넓은 양태들에서 변경 및 수정이 이루어질 수 있고, 이에 따라 첨부된 청구범위는 본 발명의 그 범위 내에서 진정한 사상 및 범위 내에 속하는 바와 같은 모든 변경 및 수정을 포괄할 것이다.
Claims (20)
- 층상(layered) 게이트 제어 반도체 디바이스로서,
제1 금속 전극;
상기 제1 금속 전극과 전기적으로 접촉하는 제1 전도형의 제1 층;
상기 제1 층에 접하는 제2 전도형의 제2 층;
절연 게이트가 소정 전압으로 바이어싱될 때 상기 제2 전도형의 제2 층의 일부를 반전시키도록 구성된 상기 절연 게이트;
상기 제2 층에 접하는 상기 제1 전도형의 제3 층;
상기 디바이스가 제1 임계치를 초과하는 작동 전압으로 턴 온될 때 바이폴라 트랜지스터 동작이 제1 전류 경로를 생성하도록 npnp 또는 pnpn의 층상 구조를 형성하기 위해 상기 제3 층에 접하는 상기 제2 전도형의 제4 층 ― 상기 제2 전도형의 제4 층은 상기 제1 전도형의 반도체 물질을 함유하는 갭들을 형성하도록 세그먼트화됨 ― ; 및
상기 게이트가 소정 전압으로 바이어싱될 때, 제2 금속 전극, 상기 갭들 내의 상기 제1 전도형의 반도체 물질, 상기 제1 전도형의 제3 층, 상기 제1 전도형의 제1 층, 및 상기 제1 금속 전극 사이에서 다수 캐리어 제2 전류 경로 ― 상기 작동 전압이 상기 제1 임계치 미만일 때 상기 제2 전류 경로는 전류를 도통하고, 상기 작동 전압이 상기 제1 임계치를 초과할 때 상기 제2 전류 경로는 상기 제1 전류 경로와 병렬로 전류를 도통함 ― 가 생성되도록 상기 갭들 내의 상기 제1 전도형의 반도체 물질과 전기적으로 접촉하는 상기 제2 금속 전극
을 포함하는, 층상 게이트 제어 반도체 디바이스. - 제1항에 있어서,
상기 제2 금속 전극은 상기 갭들 내의 상기 제1 전도형의 반도체 물질과의 직접 접촉에 의해, 상기 제1 전도형의 반도체 물질과 전기적으로 접촉하는 것인, 층상 게이트 제어 반도체 디바이스. - 제1항에 있어서,
상기 제1 전도형의 반도체 물질과 상기 제2 금속 전극 사이의 제1 유전체 물질을 더 포함하며,
상기 제2 금속 전극 상의 전압이 상기 제1 유전체 물질에 접하는 상기 제2 전도형의 제4 층의 일부를 반전시켜, 상기 제1 전도형의 반도체 물질과 상기 제1 전도형의 제3 층 사이에서 전도성 채널을 형성하는 것인, 층상 게이트 제어 반도체 디바이스. - 제1항에 있어서,
상기 제2 금속 전극과 상기 제2 전도형의 제4 층 사이의 제1 금속 층을 더 포함하며,
상기 제1 금속 층은 세그먼트화되고 유전체 부분들을 포함하되, 상기 제1 금속 층은 상기 제2 금속 전극과 상기 제1 전도형의 반도체 물질 사이에서 전류 경로를 제공하는 것인, 층상 게이트 제어 반도체 디바이스. - 제1항에 있어서,
상기 제1 전도형의 반도체 물질과 직접 접촉하는 상기 제2 금속 전극으로부터 연장되는 제1 금속 층을 더 포함하는, 층상 게이트 제어 반도체 디바이스. - 제1항에 있어서,
상기 제4 층 내의 상기 갭들은 JFET들로서 동작하여 상기 제2 전류 경로를 통하는 전류를 제어하는 것인, 층상 게이트 제어 반도체 디바이스. - 제1항에 있어서,
상기 게이트를 함유하는 셀들을 더 포함하며,
상기 셀들은 병렬로 연결되는 것인, 층상 게이트 제어 반도체 디바이스. - 제7항에 있어서,
적어도 상기 제2 전도형의 제2 층 내의 트렌치들을 더 포함하며,
상기 트렌치들은 상기 절연 게이트를 형성하기 위한 전도체를 함유하는 것인, 층상 게이트 제어 반도체 디바이스. - 제8항에 있어서,
상기 트렌치들은 상기 제2 전도형의 제2 층 내에서 종단되는 것인, 층상 게이트 제어 반도체 디바이스. - 제1항에 있어서,
상기 절연 게이트는 상기 제2 전도형의 제2 층의 일부를 반전시킬 때, 종방향 바이폴라 트랜지스터의 베타를 증가시켜 상부의 상기 제1 금속 전극과 하부의 상기 제2 금속 전극 사이에서 바이폴라 트랜지스터 도통을 야기하는 것인, 층상 게이트 제어 반도체 디바이스. - 제1항에 있어서,
상기 절연 게이트는 상기 제2 전도형의 제2 층의 일부를 반전시킬 때, 종방향 바이폴라 트랜지스터의 베타를 증가시켜 상부의 상기 제1 금속 전극과 하부의 상기 제2 금속 전극 사이에서 재생 바이폴라 트랜지스터 도통을 야기하는 것인, 층상 게이트 제어 반도체 디바이스. - 제1항에 있어서,
상기 제1 전도형은 n-타입이고, 상기 제2 전도형은 p-타입인 것인, 층상 게이트 제어 반도체 디바이스. - 제1항에 있어서,
상기 반도체 디바이스는 종방향 스위치이되, 상기 제1 금속 전극이 최상부 전극이고, 상기 제1 층이 상기 제1 금속 전극 아래에 있고, 상기 제2 층이 상기 제1 층 아래에 있고, 상기 제3 층이 상기 제2 층 아래에 있으며, 상기 제4 층이 상기 제3 층 아래에 있어, 종방향 npnp 또는 종방향 pnpn 구조를 형성하고,
상기 제2 금속 전극은 바닥 전극인 것인, 층상 게이트 제어 반도체 디바이스. - 제13항에 있어서,
적어도 상기 제2 전도형의 제2 층 내의 트렌치들을 더 포함하며,
상기 트렌치들은 상기 절연 게이트를 형성하기 위한 전도체를 함유하는 것인, 층상 게이트 제어 반도체 디바이스. - 층상 게이트 제어 반도체 디바이스로서,
상부 제1 금속 전극;
상기 제1 금속 전극 아래에서 이에 접하는 제1 전도형의 제1 층;
상기 제1 층 아래에서 이에 접하는 제2 전도형의 제2 층;
적어도 상기 제2 층 내의 트렌치들 내에 형성된 절연 게이트 ― 상기 절연 게이트는 상기 게이트가 소정 전압으로 바이어싱될 때 상기 제2 전도형의 제2 층의 일부를 반전시키도록 구성됨 ―;
상기 제2 층 아래에서 이에 접하는 상기 제1 전도형의 제3 층;
상기 디바이스가 제1 임계치를 초과하는 작동 전압으로 턴 온될 때 바이폴라 트랜지스터 동작이 일반적으로 종방향인 제1 전류 경로를 생성하도록 npnp 또는 pnpn의 수직 층상 구조를 형성하기 위해 상기 제3 층 아래에서 이에 접하는 상기 제2 전도형의 제4 층 ― 상기 제2 전도형의 제4 층은 상기 제1 전도형의 반도체 물질을 함유하는 갭들을 형성하도록 세그먼트화됨 ― ; 및
상기 게이트가 소정 전압으로 바이어싱될 때, 바닥 제2 금속 전극, 상기 갭들 내의 상기 제1 전도형의 반도체 물질, 상기 제1 전도형의 제3 층, 상기 제1 전도형의 제1 층, 및 상기 제1 금속 전극 사이에서 다수 캐리어 제2 전류 경로 ― 상기 작동 전압이 상기 제1 임계치 미만일 때 상기 제2 전류 경로는 전류를 도통하고, 상기 작동 전압이 상기 제1 임계치를 초과할 때 상기 제2 전류 경로는 상기 제1 전류 경로와 병렬로 전류를 도통함 ― 가 생성되도록 상기 갭들 내의 상기 제1 전도형의 반도체 물질과 전기적으로 접촉하는 상기 바닥 제2 금속 전극
을 포함하는 것인, 층상 게이트 제어 반도체 디바이스. - 제15항에 있어서,
상기 제2 금속 전극은 상기 갭들 내의 상기 제1 전도형의 반도체 물질과의 직접 접촉에 의해, 상기 제1 전도형의 반도체 물질과 전기적으로 접촉하는 것인, 층상 게이트 제어 반도체 디바이스. - 제15항에 있어서,
상기 제1 전도형의 반도체 물질과 상기 제2 금속 전극 사이의 제1 유전체 물질을 더 포함하며,
상기 제2 금속 전극 상의 전압이 상기 제1 유전체 물질에 접하는 상기 제2 전도형의 제4 층의 일부를 반전시켜, 상기 제1 전도형의 반도체 물질과 상기 제1 전도형의 제3 층 사이에서 전도성 채널을 형성하는 것인, 층상 게이트 제어 반도체 디바이스. - 제15항에 있어서,
상기 제2 금속 전극과 상기 제2 전도형의 제4 층 사이의 제1 금속 층을 더 포함하며,
상기 제1 금속 층은 세그먼트화되고 유전체 부분들을 포함하되, 상기 제1 금속 층은 상기 제2 금속 전극과 상기 제1 전도형의 반도체 물질 사이에서 전류 경로를 제공하는 것인, 층상 게이트 제어 반도체 디바이스. - 제15항에 있어서,
상기 제1 전도형의 반도체 물질과 직접 접촉하는 상기 제2 금속 전극으로부터 연장되는 제1 금속 층을 더 포함하는, 층상 게이트 제어 반도체 디바이스. - 제15항에 있어서,
상기 절연 게이트는 상기 제2 전도형의 제2 층의 일부를 반전시킬 때, 종방향 바이폴라 트랜지스터의 베타를 증가시켜 상부의 상기 제1 금속 전극과 하부의 상기 제2 금속 전극 사이에서 바이폴라 트랜지스터 도통을 야기하는 것인, 층상 게이트 제어 반도체 디바이스.
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