JPH06105447B2

JPH06105447B2 - データ処理システム装置及びそれを制御する方法

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Publication number: JPH06105447B2
Application number: JP2511432A
Authority: JP
Inventors: トーマスシュレッジ
Original assignee: ディジタルイクイップメントコーポレーション
Priority date: 1989-08-23
Filing date: 1990-08-23
Publication date: 1994-12-21
Anticipated expiration: 2009-12-21
Also published as: AU6164090A; WO1991003020A1; JPH04502975A; CA2039715A1; EP0439591A1

Description

【発明の詳細な説明】本発明は、データ処理システム及び、中央処理装置（CP
U）と、メインメモリと、該メインメモリ及び他の種々
の機能的ユニットに接続されるシステムバスとを具える
データ処理システムを制御するための方法に関するもの
である。本発明は、CPUをそれ自体のボードに取り付け
ているデータ処理システムのCPUボードにも関するもの
である。

通常、CPU、メインメモリ及び入力／出力ユニット（I/O
ユニット）又は、これらのコントローラを、各々同一の
ボードに取り付ける。このボードを、カードとも称す
る。このようにして、システムバスに接続されるすべて
の機能的ユニットを、主に、中央処理装置（CPU）、例
えばマイクロプロセッサによって制御する。結果的に、
機能的ユニットと、CPUとの間の通信は、常にシステム
バスを介して行われる。

例えば、I/Oユニットが、メインメモリを用いて、デー
タを伝送しようとする場合、すなわち、入力データをメ
インメモリへ、又は出力データをメインメモリから伝送
する場合、I/Oユニットが信号をシステムバスに送出す
る。この信号に基づき、短いタイムピリオドの間、CPU
を停止させ、I/Oユニットが直接メインメモリをアクセ
スすることができる。このプロセスを、DMA（ダイレク
トメモリアクセス）とも称する。

最も多くのダイレクトメモリアクセスがメインメモリに
対して行われるので、特に、ピークロード動作の間、停
止及び長い待ち時間が発生する。このことは、システム
バスタイミングを標準化しているため、これを加速する
ことができないからである。その理由は、特に、システ
ムバスのすべてのプラグイン（plug-in）カードを、一
定不変のタイミングで取付ける必要があるからである。

データ処理システムにおいて、できる限り多くのタスク
を同時に処理する技術は、全体的に既知である。例え
ば、いわゆるキャッシュメモリを、小型、高速バッファ
として用い、CPUと同一のボード上に配置する。この
時、CPUは、システムバスを介してメインメモリからデ
ータを出力するとともに、これらのデータを、CPUボー
ドに配置される高速キャッシュメモリへと書込む。CPU
がこのデータへ再びアクセスを試みると、CPUは、もは
や、相対的に低速のシステムバスを介して、メインメモ
リからデータを伝送する必要がないが、直接高速キャッ
シュメモリをアクセスすることができる。

集積化技術の進歩により、CPU及びメインメモリを単一
のボードに配置することができる。I/Oユニットと、メ
インメモリとの間の通信は、システムバスを介して継続
して行われるので、順次のダイレクトメモリアクセスを
行い、システムバスからメインメモリへの通信を阻止す
る。すなわち、ダイレクトアクセスを用いて、I/Oユニ
ットによるアクセスを行う。このため、長い待ち時間が
再び生じる。

一方、本発明の目的は、データ処理システムの性能を向
上させ、できる限り多くのタスクを同時に処理し、シス
テムバスの待ち時間を減少させることにある。

この目的は、前記メインメモリを、直接、CPUに接続す
ることができ、且つ、前記CPUと前記メインメモリとの
間の接続を制御する第１のスイッチングメカニズムと、
前記システムバスと前記メインメモリとの間の接続を制
御する第２スイッチングメカニズムとを設け；前記第１
及び第２スイッチングメカニズムを相互接続し、前記２
個のスイッチングメカニズムの一方のみが、前記CPU又
は前記システムバスと、前記メインメモリとの間の接続
をリリースすることができるように構成することで達成
される。

これによって、CPU又はシステムバスのいずれかからメ
インメモリをアクセスすることができる。また、全アク
セスサイクルではなく、メモリを実際にアクセスするピ
リオドにおいてのみ、メモリを他に対して阻止する。

前記第１スイッチングメカニズムによって制御される第
１バッファを、前記CPUと、前記メインメモリとの間に
配置し、且つ、第２バッファを、前記システムバス
と、、前記メインメモリとの間に配置することによっ
て、データが、システムバスとメインメモリとの間同
様、CPUとメインメモリとの間で正しく伝送されること
が保証される。

メインメモリと、第１及び第２スイッチングメカニズム
と、第１及び第２バッファとを、CPUと同一のボードに
取付ける必要がある。

本発明による他の例では、ダイレクトメモリを用いない
１以上のI/Oユニットを設ける：これらのI/Oユニット
を、CPUバスを介してCPUに直接接続でき、また、CPUを
ダイレクトメモリアクセスを行わずに、メインメモリ又
は、I/Oユニットの１個のいずれか一方に接続すること
ができる。このことによって、システムバスが、メイン
メモリとCPUユニットとの間のパスを阻止する場合であ
っても、CPUが直接I/Oユニットをアクセスすることがで
きる。結果として、データ処理システムの性能を、更に
向上させることができる。

好適なデータ処理システムとの互換性が保証される限
り、請求の範囲７〜11に記載の本発明によるCPUボード
を、データ処理システムとは別に、販売することができ
る。

本発明による方法を、請求の範囲12〜16に記載する。

本発明による一例を、図面を参照して、更に詳しく説明
する。

図１は、本発明によるデータ処理システムを示す略ブロ
ック図である。

図２は、第１スイッチングメカニズムの動作を示すフロ
ーチャートである。

図３は、第２スイッチングメカニズムの動作を示すフロ
ーチャートである。

図１に示すように、本発明によるデータ処理システム
は、中央処理装置（CPU）（１）と、メインメモリ
（２）と、システムバス（３）とを具えている。

CPU（１）を第１バッファ（４）を介してメインメモリ
（２）に接続する。この際この接続を、第１スイッチン
グメカニズム（５）を介して制御する。

メインメモリ（２）を、バッファ（６）を介してシステ
ムバス（３）にも接続し、この接続を、第２スイッチン
グメカニズム（７）によって制御する。

本発明によるデータ処理システムは、CPUバス（８）も
具えており、このCPUバスは、CPU（１）を、ダイレクト
アクセスせずに、多くのI/Oユニットと接続する。図に
て示す例では、レジスタセット（９）、ブートPROM（1
0）、セットアップEEPROM（11）及び付加的なシリアル
インタフェース（12）を具えている。

（９）〜（12）のI/Oユニットを、典型的なI/Oユニット
とし、これらを、既知のデータ処理システムにおけるシ
ステムバス（３）に接続する。このようにして、レジス
タセット（９）は、一般的に、割込コントローラと、ク
ロックパルス発生器と、リアルタイムクロックとを有し
ている。通常、ブートPROM（10）及びセットEEPROM（1
1）は、データ処理システムを作動させるための機能、
構成データ、ハードウェア関連機能、診断プログラム、
自己試験プログラム、等を具えている。

シリアルインタフェース（12）は、例えば、システムコ
ンソール、ターミナル、プリンタ、モデム及び同様のデ
バイスと接続される割込可能なシリアルラインを８個具
えている。更に、浮動小数点ユニット（図示せず）を、
一般的な方法で、CPUバスに接続することができる。

図１に示されているすべての構成要素を、CPUボードに
配置する必要がある。

本発明によるデータ処理システムの動作を以下に説明す
る。

簡単のため図１には示されていないが、一般的な方法で
システムバスに接続されるCPU（１）又はI/Oユニット
は、ダイレクトアクセス（DMAユニット）を用いて、シ
ステムバス（３）を介して、同時にメインメモリ（２）
をアクセスすることができるので、技術的に実現するた
めには、好適なシステムパートでタイミングを制御する
２個スイッチングメカニズムを使用する必要がある。

第１スイッチングメカニズム（５）は、CPU（１）から
メインメモリ（２）へのアクセス及びDMA（ダイレクト
メモリアクセス）を行わないCPU（１）から、図１の参
照番号（９）〜（12）で示されているI/Oユニットへの
アクセス等のすべてのCPU関連処理を制御する。

第２スイッチングメカニズム（７）は、CPU（１）から
システムバス（３）へのアクセスと同様に、システムバ
ス（３）からのDMAリクェストの処理、DMAユニットによ
る実際のアクセスを制御する。

第１スイッチングメカニズム（５）及び第２スイッチン
グメカニズム（７）は、いわゆるハンドシェーキィング
モードで作動する。このモードでは、アクセスリクェス
トが同時に生じる際、相互プロッキィングが保証されて
いる。

図２に基づき、第１スイッチングメカニズム（５）の動
作を以下で更に詳しく説明する。

まず第１に、第１スイッチングメカニズム（５）は、待
ち状態（100）である。ステップ（101）において、シス
テムは、CPU（１）がメインメモリ（２）をアクセスす
るかどうかを尋ねる。CPU（１）がメインメモリ（２）
をアクセスしない場合、システムは、ステップ（102）
において、図１の参照番号（９）〜（12）で示されるDM
Aを用いないI/Oユニットの１個からのリクェスト又は、
割込が存在するかどうかを、尋ねる。存在する場合に
は、ステップ（103）において、リクェスト又は、割込
が処理される。

システムが、ステップ（101）において、メインメモリ
をアクセスすべきであると判断すると、スイッチングメ
カニズム（５）は、ステップ（104）において、メイン
メモリ（２）を指定し、適切な指定信号を、スイッチン
グメカニズム（７）に送信する。システムが、ステップ
（105）において、メインメモリ（２）が使用中である
場合、すなわち、システムバス（３）を介してのDMAユ
ニットからメインメモリ（２）へのアクセスが存在する
場合、システムは、メインメモリ（２）が解放されるま
で待機する。ステップ（106）において、メモリ動作が
行われ、また、スイッチングメカニズム（５）によっ
て、バッファ（４）が制御される。メモリ動作の終了時
に、ステップ（107）においてメインメモリ（２）が再
びリリースされ、適切なリリース信号が、スイッチング
メカニズム（５）からスイッチングメカニズム（７）へ
と送られる。

図３に基づき、第２スイッチングメカニズム（７）の動
作を、以下で更に詳しく説明する。

まず、第２スイッチングメカニズム（７）は、待ち状態
である（200）。ステップ（201）において、システム
は、システムバス（３）を介して、DMAユニットからの
リクェストが存在するか否かを尋ねる。リクェストが存
在する場合、ステップ（202）において、スイッチング
メカニズム（７）は、DMAリリースを、システムバス
（３）に送る。システムバス（３）を介して、スイッチ
ングメカニズム（７）から、システムバス（３）に接続
されるDMAユニットへ、双方向性接続を設け、ステップ
（203）において、バスプロトコルの第１部分を処理す
る。この際、スイッチングメカニズム（７）は、メイン
メモリ（２）を指定し、適切な指定信号を、スイッチン
グメカニズム（５）に送る。ステップ（205）におい
て、システムが、メインメモリ（２）が使用中であると
判断すると、すなわち、CPU（１）からメインメモリ
（２）へのアクセスが存在する場合、第２スイッチング
メカニズムは、メインメモリ（２）が解放されるまで待
機する。ステップ（206）において、メモリ作が行わ
れ、スイッチングメカニズム（７）によって、バッファ
（６）が制御される。

メモリ動作の終了時に、ステップ（207）において、メ
モリ（２）がリリースされ、適切なリリース信号が、ス
イッチングメカニズム（７）からスイッチングメカニズ
ム（５）へと送出される。ステップ（208）において、
スイッチングメカニズム（７）とDMAユニットとの間の
通信を介して、バスプロトコルの第２部分が処理され
る。

このようにして、メインメモリ（２）をアクセスするこ
とのできるデバイスは、互いに通信を行い、ハンドシェ
ーキングモードで作動する２個の高速スイッチングメカ
ニズム（５）及び（７）によって決定される。

図２及び３は、絶対的に必要なタイムピリオドの間にの
み、メインメモリ（２）が指定されることを示してい
る。このピリオドは、破線で示されており、図２では参
照番号（110）が付され、図３では参照番号（210）が付
されている。

残りのピリオド、すなわち、メインメモリへのDMAアク
セス又はCPUアクセスのための残りの処理時間の間、又
は、DMAを用いない参照番号（９）〜（12）で示されて
いるI/OユニットへのCPUアクセスの間、メインメモリを
リリースするとともに、新しいリクェストに対して指定
することができる。

本発明によるこの例では、DMAアクセスの全標準処理時
間の間、メインメモリが指定されないようになってい
る。全標準処理時間は、図３のステップ（201）〜（20
8）であるが、図３のステップ（204）〜（207）の絶対
的に必要なピリオドの間にのみ、メインメモリを指定す
ることができる。メモリ指定（図３のステップ204〜20
7）と、標準処理時間（図３のステップ201〜208）との
間の使用されていない時間（図３のステップ201〜203及
びステップ208）を、他の目的のため、例えば、CPUによ
るメインメモリへのアクセスのために用い、時間的に接
近する実際のメモリアクセスをネストすることができ
る。

システムの性能を向上させる他の方法では、メインメモ
リがシステムバスによって指定されている時間中、DMA
アクセスを用いずに、DMAはI/Oユニットからのリクェス
トを処理することができ、これによって、本来の並列処
理が可能となる。

Claims

【特許請求の範囲】

【請求項１】中央処理ユニットすなわちCPUと、上記CPU
（１）に接続され、トータル・アクセス・タイムを持
ち、該トータル・アクセス・タイムの一部分はデータ転
送期間を含むメイン・メモリ（２）と、上記メイン・メ
モリと複数の機能ユニットとの間に接続されるシステム
・バス（３）と、を具えるデータ処理システム装置にお
いて、上記メイン・メモリ（２）の上記データ転送期間中には
上記CPU（１）による上記メイン・メモリへの排他的ア
クセスを設けるため、及び上記メイン・メモリの上記ト
ータル・アクセス・タイムの残りの部分中には上記シス
テム・バス（３）が上記メイン・メモリにアクセスする
ことを許容するための第１の手段（５）と；上記メイン・メモリの上記データ転送期間中には上記シ
ステム・バスの上記メイン・メモリへの排他的アクセス
を設けるため、及び上記メイン・メモリの上記トータル
・アクセス・タイムの残りの部分中には上記CPUによる
アクセスを許容するための第２の手段（７）と；上記第１の手段と上記第２の手段との間に接続され、上
記排他的アクセスがシステム・バスとメイン・メモリと
の間にあるか或いはCPUとメイン・メモリとの間にある
かに対応する信号を、上記第１の手段と上記第２の手段
との間に送出するための手段と；を有することを特徴とするデータ処理システム装置。
【請求項２】上記CPUと上記メイン・メモリとの間に接
続され、上記第１の手段により制御される第１のバッフ
ァ（４）と；上記システム・バスと上記メイン・メモリとの間に接続
され、上記第２の手段により制御される第２のバッファ
（６）と；を更に有することを特徴とする請求項１に記載のデータ
処理システム装置。
【請求項３】上記メイン・メモリ、上記第１の手段、上
記第２の手段、上記第１のバッファ、及び上記第２のバ
ッファは、上記CPUと一緒に１枚の物理的ボード上に搭
載されていることを特徴とする請求項２に記載のデータ
処理システム装置。
【請求項４】専用のバス（８）により上記CPUに接続さ
れている直接メモリ・アクセス（DMA）を必要としない
少なくとも１つのI/Oユニット（9,10,11,12）を更に含
むこと；及び上記システム・バスが上記メイン・メモリにアクセスし
ている時間間隔中は直接メモリ・アクセスを必要としな
い上記I/Oユニットからのトランザクションを、上記CPU
が処理してもよいことを特徴とする請求項１に記載のデ
ータ処理システム装置。
【請求項５】中央処理ユニットすなわちCPUと、トータ
ル・アクセス・タイムを持ち、該トータル・アクセス・
タイムの一部分はデータ転送期間を含むメイン・メモリ
と、上記メイン・メモリを複数の機能ユニットに接続す
るシステム・バスとを有するデータ処理システムを制御
する方法において、該方法は次の諸ステップすなわち：上記メイン・メモリの上記データ転送期間中には上記CP
Uによる上記メイン・メモリへの排他的アクセスを設け
るため、及び上記メイン・メモリの上記トータル・アク
セス・タイムの残りの部分中には上記システム・バスが
メイン・メモリにアクセスすることを許容するために、
上記CPUと上記メイン・メモリとに接続される第１の手
段を設けるステップ；上記メイン・メモリの上記データ転送期間中には上記シ
ステム・バスによる上記メイン・メモリへの排他的アク
セスを設けるため、及び上記システム・バス・アクセス
の上記トータル・アクセス・タイムの残りの部分中には
上記CPUがメイン・メモリへアクセスすることを許容す
るために、上記システム・バスと上記メイン・メモリと
に接続される第２の手段を設けるステップ；及び上記排他的アクセスがシステム・バスとメイン・メモリ
との間にあるか或いはCPUとメイン・メモリとの間にあ
るかに対応する信号を、上記第１の手段と上記第２の手
段との間に送出するステップ；を含むことを特徴とするデータ処理システムを制御する
方法。
【請求項６】次の諸ステップすなわち：上記CPUと上記メイン・メモリとの間に第１のバッファ
を接続し、該第１のバッファは上記第１の手段により制
御されて、上記CPUと上記メイン・メモリとの間に送出
されるデータを記憶するステップ；及び上記システム・バスと上記メイン・メモリとの間に第２
のバッファを接続し、該第２のバッファは上記第２の手
段により制御されて、上記システム・バスと上記メイン
・メモリとの間に送出されるデータを記憶するステップ
を更に含むことを特徴とする請求項５に記載のデータ処
理システムを制御する方法。
【請求項７】専用のバスを設けて、直接メモリ・アクセ
スを必要としないI/Oユニットに上記CPUを接続するステ
ップであり；且つ上記システム・バスが上記メイン・メモリにアクセスし
ている間には、上記CPUが、直接メモリ・アクセスを必
要としない上記I/Oユニット間のデータを、上記専用の
バスを介して転送することを許容するステップを更に含むことを特徴とする請求項５に記載のデータ処
理システムを制御する方法。
【請求項８】次の諸ステップすなわち： CPUによるメイン・メモリへの排他的アクセスを、該CPU
により開始されるメモリ・アクセス・サイクルのデータ
転送期間中に設けるステップ；システム・バスによる上記メイン・メモリへの排他的ア
クセスを、該システム・バスにより開始される２番目の
メモリ・アクセスの２番目のデータ転送期間中に設ける
ステップ；上記システム・バスにより開始される上記メモリ・アク
セスの残りの部分の間に、上記CPUが上記メイン・メモ
リにアクセスすることを許容するステップ；及び上記CPUにより開始される上記メモリ・アクセスの残り
の部分の間に、上記システム・バスが上記メイン・メモ
リにアクセスすることを許容するステップ；を含むことを特徴とするデータ処理システムを制御する
方法。
【請求項９】中央処理ユニットすなわちCPUと；上記CPUに接続されるメイン・メモリと；上記メイン・メモリと複数の機能ユニットとの間に接続
されるシステム・バスと；上記CPUによる上記メイン・メモリへの排他的アクセス
を設けるため、及び上記CPUが排他的アクセスを持たな
いときには上記システム・バスが上記メイン・メモリに
アクセスすることを許容するための第１の手段と；上記システム・バスの上記メイン・メモリへの排他的ア
クセスを設けるため、及び上記システム・バスが排他的
アクセスを持たないときには上記CPUによるアクセスを
許容するための第２の手段と；上記第１の手段と上記第２の手段との間に接続され、上
記排他的アクセスがシステム・バスとメイン・メモリと
の間にあるか或いはCPUとメイン・メモリとの間にある
かに対応する信号を、上記第１の手段と上記第２の手段
との間に送出するための手段と；を有することを特徴とするデータ処理システム装置。
【請求項１０】中央処理ユニットすなわちCPUと、メイ
ン・メモリと、該メイン・メモリを複数の機能ユニット
に接続するシステム・バスとを持つデータ処理システム
を制御する方法において、該方法は次の諸ステップすなわち：上記CPUによる上記メイン・メモリへの排他的アクセス
を設けるため、及び上記CPUが排他的アクセスを持たな
いとき上記システム・バスが上記メイン・メモリにアク
セスすることを許容するために、上記CPUと上記メイン
・メモリとに接続される第１の手段を設けるステップ；上記システム・バスによる上記メイン・メモリへの排他
的アクセスを設けるため、及び上記システム・バスが排
他的アクセスを持たないとき上記CPUがメイン・メモリ
にアクセスすることを許容するために、上記システム・
バスと上記メイン・メモリとに接続される第２の手段を
設けるステップ；及び上記排他的アクセスがシステム・バスとメイン・メモリ
との間にあるか或いはCPUとメイン・メモリとの間にあ
るかに対応する信号を、上記第１の手段と上記第２の手
段との間に送出するステップ；を含むことを特徴とするデータ処理システムを制御する
方法。