JPH06104440A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、チップの表面から信
号を入力して裏面から出力するような縦型出力のパワ−
素子と、チップの表面から信号を入力して再度表面から
出力するような素子と、を同一基板上にモノリシックに
集積した半導体装置の製造方法に係わり、特にこの種の
装置において、寄生トランジスタの導通を抑制できる構
造の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical output power which inputs a signal from the front surface of a chip and outputs it from the rear surface.
The present invention relates to a method for manufacturing a semiconductor device in which an element and an element for inputting a signal from the surface of a chip and outputting the signal from the surface again are monolithically integrated on the same substrate, and particularly in this type of device, conduction of a parasitic transistor is performed. The present invention relates to a method of manufacturing a structure capable of suppressing the above.
【０００２】[0002]
【従来の技術】図１２は、従来の半導体装置の断面図で
ある。2. Description of the Related Art FIG. 12 is a sectional view of a conventional semiconductor device.
【０００３】図１２に示すように、Ｎ+型シリコン層１
０の上にはＰ型シリコン層１２が形成されている。Ｐ型
シリコン層１２の上にはＮ型シリコン層１４が形成され
ている。Ｎ型シリコン層１４内にはＰ型シリコン層１２
に達するようにＰ型分離層１６が形成されている。この
Ｐ型分離層１６により、Ｎ型シリコン層１４内には、Ｎ
型アイランド領域１８が得られている。また、Ｐ型シリ
コン層１２内には、Ｎ型シリコン層１０とＮ型シリコン
層１４とを互いに接続するように、Ｎ+型シリコン層２
０が形成されている。Ｎ型アイランド領域１８内には、
Ｐ型ウェル領域２２が形成されている。そして、このＰ
型ウェル領域２２内にはＮチャネル型ＭＯＳＦＥＴ（以
下ＮＭＯＳと称す）２４が形成されている。また、Ｎ型
アイランド領域１８内にはＰチャネル型ＭＯＳＦＥＴ
（以下ＰＭＯＳと称す）２６が形成されている。Ｎ型シ
リコン層内１４内には、Ｐ型拡散層２８が形成されてい
る。そして、Ｎ型シリコン層１０、１４および２０をド
レイン領域とし、Ｐ型拡散層２８内にＮ型ソ−ス領域３
０を形成する二重拡散型ＭＯＳＦＥＴ（以下ＤＭＯＳと
称す）３２が形成されている。このＤＭＯＳのドレイン
電極３４は、Ｎ+型シリコン層１０の裏面上に形成され
ている。尚、参照符号２１の部分は、Ｎ+型の埋め込み
層であり、参照符号３１の部分は、基板上を覆う絶縁膜
である。As shown in FIG. 12, an N + type silicon layer 1 is formed.
A P-type silicon layer 12 is formed on 0. An N-type silicon layer 14 is formed on the P-type silicon layer 12. The P-type silicon layer 12 is provided in the N-type silicon layer 14.
The P-type separation layer 16 is formed so as to reach. Due to the P-type isolation layer 16, the N-type silicon layer 14 has N
A type island region 18 is obtained. In addition, in the P-type silicon layer 12, the N + -type silicon layer 2 is formed so as to connect the N-type silicon layer 10 and the N-type silicon layer 14 to each other.
0 is formed. In the N-type island region 18,
A P-type well region 22 is formed. And this P
An N-channel MOSFET (hereinafter referred to as NMOS) 24 is formed in the well region 22. In addition, in the N-type island region 18, a P-channel MOSFET
(Hereinafter referred to as PMOS) 26 is formed. A P-type diffusion layer 28 is formed in the N-type silicon layer interior 14. The N-type silicon layers 10, 14 and 20 are used as drain regions, and the N-type source region 3 is formed in the P-type diffusion layer 28.
A double diffusion type MOSFET (hereinafter referred to as DMOS) 32 forming 0 is formed. The drain electrode 34 of the DMOS is formed on the back surface of the N + type silicon layer 10. The reference numeral 21 is an N + type buried layer, and the reference numeral 31 is an insulating film covering the substrate.
【０００４】上記構成の半導体装置は、一般にＩＰＤ
（INTERIGENT PAWAR DEVICE ）と呼ばれており、大信号
をスイッチングするパワ−素子、すなわちＤＭＯＳと、
小信号をスイッチングする素子、すなわち、ＮＭＯＳ、
ＰＭＯＳとを、一つの基板内にモノリシックに集積した
ものである。The semiconductor device having the above structure is generally an IPD.
It is called an (INTERIGENT PAWAR DEVICE), and is a power device that switches a large signal, that is, a DMOS,
An element for switching a small signal, that is, an NMOS,
A PMOS is monolithically integrated in one substrate.
【０００５】しかし、上記構成の半導体装置では、その
構造上、図１２に示すようなＰ型ウェル領域２２をエミ
ッタとし、Ｎ型アイランド領域１８をベ−スとし、Ｐ型
シリコン層１２をコレクタとする寄生ＰＮＰトランジス
タ３６が形成されてしまう。さらにＮ型アイランド領域
１８をコレクタとし、Ｐ型シリコン層１２をベ−スと
し、Ｎ+型シリコン層１０をエミッタとする寄生ＮＰＮ
トランジスタ３８も形成されてしまう。これらの寄生ト
ランジスタ３６または３８のいずれかが導通してしまう
と、寄生トランジスタ３６と３８とで構成される寄生サ
イリスタが導通し、装置がラッチアップしてしまう。However, in the structure of the semiconductor device having the above structure, the P-type well region 22 as shown in FIG. 12 serves as an emitter, the N-type island region 18 as a base, and the P-type silicon layer 12 as a collector. The parasitic PNP transistor 36 is formed. Further, a parasitic NPN having the N type island region 18 as a collector, the P type silicon layer 12 as a base, and the N + type silicon layer 10 as an emitter.
The transistor 38 is also formed. If either of these parasitic transistors 36 or 38 becomes conductive, the parasitic thyristor constituted by the parasitic transistors 36 and 38 becomes conductive, and the device will latch up.
【０００６】上記問題を解決するために、寄生トランジ
スタのベ−スとなる領域にポリシリコン層を作り込み、
このポリシリコン層をキャリアの再結合層として用いる
構造が提案されている。図１３は、上記ポリシリコン層
を再結合層として用いる半導体装置の断面図である。In order to solve the above problem, a polysilicon layer is formed in a region serving as a base of a parasitic transistor,
A structure using this polysilicon layer as a carrier recombination layer has been proposed. FIG. 13 is a sectional view of a semiconductor device using the polysilicon layer as a recombination layer.
【０００７】図１３に示すように、Ｐ型シリコン層１２
とＮ型シリコン層１４との間にポリシリコン層４０を形
成することにより、寄生トランジスタ３８は導通しにく
くなり、結果、寄生トランジスタ３６と３８とで構成さ
れる寄生サイリスタは導通しなくなる。しかしながら、
上記半導体装置では、ポリシリコン層を形成するため
に、そのの製造方法が繁雑である。図１４〜図１９はそ
れぞれ、上記半導体装置を製造工程順に示した断面図で
ある。As shown in FIG. 13, a P-type silicon layer 12 is formed.
By forming the polysilicon layer 40 between the N-type silicon layer 14 and the N-type silicon layer 14, the parasitic transistor 38 becomes difficult to conduct, and as a result, the parasitic thyristor formed by the parasitic transistors 36 and 38 does not conduct. However,
In the above semiconductor device, since the polysilicon layer is formed, its manufacturing method is complicated. 14 to 19 are sectional views showing the semiconductor device in the order of manufacturing steps.
【０００８】まず、Ｎ+型シリコン層１０となるＮ型の
シリコン基板を用意する。次いで、Ｎ型のシリコン基板
のうち選択された部分内にＮ型の不純物を導入して、基
板内に、将来Ｎ+型シリコン層２２となる高不純物濃度
層２３を得る（図１４）。次いで、Ｎ型の基板上に、Ｐ
型シリコン層１２をエピタキシャル成長させる（図１
５）。First, an N type silicon substrate to be the N + type silicon layer 10 is prepared. Then, an N-type impurity is introduced into a selected portion of the N-type silicon substrate to obtain a high impurity concentration layer 23 which will become the N + -type silicon layer 22 in the future in the substrate (FIG. 14). Then, on the N-type substrate, P
Type silicon layer 12 is epitaxially grown (see FIG. 1).
5).
【０００９】次いで、Ｐ型シリコン層１２のうち選択さ
れた部分内にＮ型の不純物を導入して、Ｐ型シリコン層
１２内に、将来Ｎ+型シリコン層２０やＮ+型埋め込み層
２１となる高不純物濃度層２５、２５´を得る（図１
６）。次いで、Ｐ型シリコン層１２の上に、ポリシリコ
ン層４０を形成する（図１７）。Next, an N-type impurity is introduced into a selected portion of the P-type silicon layer 12 to form an N + -type silicon layer 20 and an N + -type buried layer 21 in the P-type silicon layer 12 in the future. To obtain high impurity concentration layers 25 and 25 '(FIG. 1).
6). Next, the polysilicon layer 40 is formed on the P-type silicon layer 12 (FIG. 17).
【００１０】次いで、ポリシリコン層４０の表面を研磨
する。この後、ポリシリコン層４０の表面上に、親水処
理されたＮ型のシリコン基板を密着させ、Ｎ型のシリコ
ン層１４を得る（図１８）。この後、アニ−ルしてポリ
シリコン層４０とＮ型のシリコン基板との密着性を高め
る。Next, the surface of the polysilicon layer 40 is polished. Then, a hydrophilically treated N-type silicon substrate is brought into close contact with the surface of the polysilicon layer 40 to obtain the N-type silicon layer 14 (FIG. 18). Then, annealing is performed to enhance the adhesion between the polysilicon layer 40 and the N-type silicon substrate.
【００１１】次いで、Ｎ型シリコン層１４の選択された
部分内にＰ型の不純物を導入し、アニ−ルすることによ
り、Ｐ型分離層１６を形成し、Ｎ型アイランド領域１８
をＮ型シリコン層１４内に得る。このアニ−ル時、高不
純物濃度層２３、２５、２５´内のＮ型不純物も拡散す
るので、Ｎ+型シリコン層２０、Ｎ+型埋め込み層２１も
それぞれ得られる（図１９）。Next, a P-type impurity is introduced into the selected portion of the N-type silicon layer 14 and annealed to form a P-type isolation layer 16 and an N-type island region 18.
In the N-type silicon layer 14. During this annealing, the N-type impurities in the high impurity concentration layers 23, 25, 25 'are also diffused, so that the N + -type silicon layer 20 and the N + -type buried layer 21 are also obtained (FIG. 19).
【００１２】この後、Ｎ型シリコン層１４内にＤＭＯＳ
を、またＮ型アイランド領域１８にＮＭＯＳやＰＭＯＳ
を形成することにより、図１３に示すような装置が形成
される。Thereafter, the DMOS is formed in the N-type silicon layer 14.
, And N-type island region 18 with NMOS or PMOS
By forming the, the device as shown in FIG. 13 is formed.
【００１３】[0013]
【発明が解決しようとする課題】以上のように、寄生ト
ランジスタのベ−スとなる領域に再結合層を形成し、寄
生トランジスタの導通を抑制する従来の半導体装置で
は、ポリシリコン層の形成工程、ポリシリコン層表面の
研磨工程、および基板の接着工程等があり、その製造方
法が、繁雑となっている。As described above, in the conventional semiconductor device in which the recombination layer is formed in the region serving as the base of the parasitic transistor to suppress the conduction of the parasitic transistor, the polysilicon layer forming step is performed. The polishing method of the surface of the polysilicon layer and the bonding step of the substrate are complicated, and the manufacturing method thereof is complicated.
【００１４】この発明は上記のような点に鑑みて為され
たもので、その目的は、上記製造工程が繁雑化する問題
を解決し、簡単に寄生トランジスタの導通を阻止するキ
ャリアの再結合層を得ることができる半導体装置の製造
方法を提供することにある。The present invention has been made in view of the above points, and an object thereof is to solve the problem that the above manufacturing process is complicated and to easily recombine the carrier of a parasitic transistor. It is an object of the present invention to provide a method of manufacturing a semiconductor device that can obtain the above.
【００１５】[0015]
【課題を解決するための手段】この発明の半導体装置の
製造方法は再結合層の形成を、基板内に各デバイスを形
成した後、この基板内に高エネルギ粒子を打ち込み、か
つこの高エネルギ粒子を、基板内における寄生トランジ
スタのベ−ス領域と成る部分に局在的に停止させて得る
ようにした。According to the method of manufacturing a semiconductor device of the present invention, the recombination layer is formed, after each device is formed in the substrate, high energy particles are implanted in the substrate, and the high energy particles are injected. Is locally stopped at the portion of the substrate that will be the base region of the parasitic transistor.
【００１６】[0016]
【作用】上記のような半導体装置の製造方法にあって
は、高エネルギ粒子が基板内に停止した部分が再結合層
となる。したがって、高エネルギ粒子を基板内に停止す
るように打ち込むだけで再結合層が得られるので、再結
合層を有し、寄生トランジスタの導通を抑制できる構造
の半導体装置を簡単に形成することができる。In the method of manufacturing a semiconductor device as described above, the recombination layer is a portion where high-energy particles stop in the substrate. Therefore, the recombination layer can be obtained by merely implanting high-energy particles into the substrate so as to stop it, so that the semiconductor device having the recombination layer and capable of suppressing the conduction of the parasitic transistor can be easily formed. .
【００１７】[0017]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。なお、この説明に際し、図１２〜図１９と
共通の部分については共通の参照符号を付すことで、重
複する説明は避けるものとする。図１は、この発明の第
１の実施例に係わる半導体装置（ＩＰＤ）の断面図であ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. In addition, in this description, common reference numerals are given to portions common to those in FIGS. 12 to 19, and redundant description will be avoided. 1 is a sectional view of a semiconductor device (IPD) according to a first embodiment of the present invention.
【００１８】図１に示すように、Ｐ型シリコン層１２内
およびＮ+型シリコン層２０内には、高エネルギ粒子、
例えばプロトンが打ち込まれ、かつ局在的に停止させる
ことによって得られた再結合層５０が形成されている。
これにより、Ｐ型シリコン層１２をベ−スとし、Ｎ型ア
イランド領域１８をコレクタとし、Ｎ+型シリコン層１
０をエミッタとする寄生ＮＰＮトランジスタ３８を導通
しにくくできる。よって、装置はラッチアップしにくく
なる。As shown in FIG. 1, in the P-type silicon layer 12 and the N + -type silicon layer 20, high-energy particles,
For example, a recombination layer 50 is formed by being proton-implanted and locally stopped.
As a result, the P-type silicon layer 12 serves as a base, the N-type island region 18 serves as a collector, and the N + -type silicon layer 1 is formed.
The parasitic NPN transistor 38 having 0 as an emitter can be made difficult to conduct. Therefore, the device is less likely to latch up.
【００１９】なお、第１の実施例に係わる半導体装置で
は、Ｎ型アイランド領域１８内に、小信号をスイッチン
グする素子として、ＮＰＮ型バイポ−ラトランジスタ２
９を形成をしている。参照符号２７の部分は、Ｐ型のベ
−ス層である。尚、Ｎ型アイランド領域１８内に、小信
号をスイッチングする素子として、ＮＭＯＳ、ＰＭＯＳ
を形成するようにしても良い。図２〜図６はそれぞれ、
第１の実施例に関わる半導体装置を製造工程順に示した
断面図である。In the semiconductor device according to the first embodiment, the NPN type bipolar transistor 2 is provided in the N type island region 18 as an element for switching a small signal.
9 is formed. The part denoted by reference numeral 27 is a P-type base layer. In the N-type island region 18, NMOS, PMOS are used as elements for switching a small signal.
May be formed. 2 to 6 respectively,
FIG. 6 is a cross-sectional view showing the semiconductor device according to the first example in the order of manufacturing steps.
【００２０】まず、図２に示すように、Ｎ+型シリコン
層１０となるＮ+型のシリコン基板を用意する。次い
で、Ｎ+型のシリコン基板の上に、Ｐ型のシリコン層１
２1 をエピタキシャル成長させる。次いで、Ｐ型シリコ
ン層１２1 のうち選択された部分内にＮ型の不純物を導
入して、Ｐ型シリコン層１２1 内に、将来Ｎ+型シリコ
ン層２２となる高不純物濃度層２３´を得る（図２）。[0020] First, as shown in FIG. 2, a silicon substrate of N + type a N + -type silicon layer 10. Then, a P-type silicon layer 1 is formed on the N + -type silicon substrate.
Epitaxially grow 2 1 . Then, by introducing N-type impurities into portions that are selected out of P-type silicon layer 12 1, the P-type silicon layer 12 1, a high impurity concentration layer 23 'serving as a future N + -type silicon layer 22 Get (Figure 2).
【００２１】図３に示すように、Ｐ型シリコン層１２1
の上に、Ｐ型シリコン層１２2 をエピタキシャル成長さ
せる。これにより、Ｎ型シリコン層１０の上に、Ｐ型シ
リコン層１２が得られる。次いで、Ｐ型シリコン層１２
2 のうち選択された部分内にＮ型の不純物を導入して、
Ｐ型シリコン層１２2 内に、将来Ｎ+型シリコン層２０
やＮ+型埋め込み層２１となる高不純物濃度層２５、２
５´を得る（図３）。次いで、Ｐ型シリコン層１２の上
に、Ｎ型シリコン層１４をエピタキシャル成長させる。
次いで、Ｎ型シリコン層１４の選択された部分内にＰ型
の不純物を導入し、アニ−ルすることにより、Ｐ型分離
層１６を形成し、Ｎ型アイランド領域１８をＮ型シリコ
ン層１４内に得る（図４）。これにより、Ｎ型シリコン
層１４、Ｎ+型シリコン層２０、Ｎ+型シリコン層１０を
それぞれ能動領域とする素子と、Ｎ型アイランド領域１
８を能動領域とする素子と、を形成できるような半導体
基板１１が得られる。As shown in FIG. 3, the P-type silicon layer 12 1
Over, epitaxial growth of P-type silicon layer 12 2. As a result, the P-type silicon layer 12 is obtained on the N-type silicon layer 10. Then, the P-type silicon layer 12
Introducing N-type impurities into the selected portion of 2 ,
The P-type silicon layer 12 2, future N + -type silicon layer 20
And high impurity concentration layers 25 and 2 to be the N + type buried layer 21.
Obtain 5 '(FIG. 3). Next, the N-type silicon layer 14 is epitaxially grown on the P-type silicon layer 12.
Then, a P-type impurity is introduced into the selected portion of the N-type silicon layer 14 and annealed to form a P-type isolation layer 16, and the N-type island region 18 is formed in the N-type silicon layer 14. (Fig. 4). Thus, the N-type silicon layer 14, the N + -type silicon layer 20, and the N + -type silicon layer 10 are used as active regions, and the N-type island region 1 is formed.
Thus, a semiconductor substrate 11 can be obtained which can be formed with an element having an active region of 8.
【００２２】次いで、Ｎ型シリコン層１４内にＤＭＯＳ
３２を、またＮ型アイランド領域１８にＮＰＮ型バイポ
−ラトランジスタ２９をそれぞれ、周知の方法にて形成
する（図５）。Next, a DMOS is formed in the N-type silicon layer 14.
32 and the NPN bipolar transistor 29 in the N type island region 18 by a well-known method (FIG. 5).
【００２３】次いで、Ｎ型シリコン層１４上を絶縁膜３
１で覆う。次いで、Ｎ型シリコン層１４側から、プロト
ン５２を半導体基板１１内に照射する。この時、プロト
ン５２は、Ｐ型シリコン層１２中に停止するような加速
エネルギにて照射される（図６）。また、プロトンの加
速エネルギとシリコン中のプロトンとの停止位置との関
係を図７に示す。Next, the insulating film 3 is formed on the N-type silicon layer 14.
Cover with 1. Next, the semiconductor substrate 11 is irradiated with protons 52 from the N-type silicon layer 14 side. At this time, the protons 52 are irradiated with the acceleration energy so as to stop the P-type silicon layer 12 (FIG. 6). FIG. 7 shows the relationship between the acceleration energy of protons and the stopping position of protons in silicon.
【００２４】プロトン照射後、温度３００度程度でアニ
−ルを行う。これにより、図１に示すような再結合層５
０を、Ｐ型シリコン層１２内およびＮ+型シリコン層２
０内に得ることができる。図８は、この発明の第２の実
施例に係わる半導体装置（ＩＰＤ）の断面図である。図
８に示すように、プロトンを打ち込むことによって得ら
れる再結合層５０を、Ｎ型シリコン層１４中に形成して
も良い。After the proton irradiation, annealing is performed at a temperature of about 300 degrees. As a result, the recombination layer 5 as shown in FIG.
0 in the P-type silicon layer 12 and the N + -type silicon layer 2
It can be obtained within 0. FIG. 8 is a sectional view of a semiconductor device (IPD) according to the second embodiment of the present invention. As shown in FIG. 8, a recombination layer 50 obtained by implanting protons may be formed in the N-type silicon layer 14.
【００２５】上記構成の半導体装置によれば、Ｎ型アイ
ランド領域１８をベ−スとし、Ｐ型ベ−ス層２７をエミ
ッタとし、Ｐ型シリコン層１２をコレクタとする寄生Ｐ
ＮＰ型トランジスタ３６の導通を抑制することができ
る。図９は、この発明の第３の実施例に係わる半導体装
置（ＩＰＤ）の断面図である。According to the semiconductor device having the above structure, the N-type island region 18 serves as a base, the P-type base layer 27 serves as an emitter, and the P-type silicon layer 12 serves as a collector.
The conduction of the NP type transistor 36 can be suppressed. FIG. 9 is a sectional view of a semiconductor device (IPD) according to the third embodiment of the present invention.
【００２６】図９に示すように、１回目のプロトン照射
により、Ｐ型シリコン層１２およびＮ型シリコン層２０
に第１の再結合層５０1 を形成し、２回目のプロトン照
射により、Ｎ型シリコン層１４中に第２の再結合層５０
2 を形成するようにしても良い。As shown in FIG. 9, the P-type silicon layer 12 and the N-type silicon layer 20 are formed by the first proton irradiation.
And a second recombination layer 50 1 is formed in the N-type silicon layer 14 by the second proton irradiation.
2 may be formed.
【００２７】尚、第１、第２の再結合層５０1 、５０2
を形成するためのプロトン照射の順序は問われない。す
なわち、１回目のプロトン照射により、第２の再結合層
５０2 を、２回目のプロトン照射により、第１の再結合
層５０1 をそれぞれ得るようにしても良い。The first and second recombination layers 50 1 and 50 2
The order of the proton irradiation for forming is not limited. That is, the second recombination layer 50 2 may be obtained by the first proton irradiation and the first recombination layer 50 1 may be obtained by the second proton irradiation.
【００２８】上記構成の半導体装置によれば、Ｎ型アイ
ランド領域１８をベ−スとし、Ｐ型ベ−ス層２７をエミ
ッタとし、Ｐ型シリコン層１２をコレクタとする寄生Ｐ
ＮＰ型トランジスタ３６の導通、およびＰ型シリコン層
１２をベ−スとし、Ｎ型アイランド領域１８をコレクタ
とし、Ｎ+型シリコン層１０をエミッタとする寄生ＮＰ
Ｎトランジスタ３８をそれぞれ導通しにくくすることが
できる。図１０は、この発明の第４の実施例に係わる半
導体装置（ＩＰＤ）の断面図である。According to the semiconductor device having the above structure, the N-type island region 18 serves as a base, the P-type base layer 27 serves as an emitter, and the P-type silicon layer 12 serves as a collector.
Parasitic NP having conduction of NP type transistor 36, P type silicon layer 12 as a base, N type island region 18 as a collector, and N + type silicon layer 10 as an emitter.
It is possible to make each of the N transistors 38 difficult to conduct. FIG. 10 is a sectional view of a semiconductor device (IPD) according to the fourth embodiment of the present invention.
【００２９】図１０に示すように、プロトンを打ち込む
ことにより、Ｐ型シリコン層１２およびＮ型シリコン層
２０からＮ型シリコン層１４中に跨がるように再結合層
５０を形成しても良い。As shown in FIG. 10, the recombination layer 50 may be formed so as to extend from the P-type silicon layer 12 and the N-type silicon layer 20 to the N-type silicon layer 14 by implanting protons. .
【００３０】上記構成の半導体装置によれば、寄生ＰＮ
Ｐ型トランジスタ３６導通を抑制する効果とともに寄生
ＮＰＮトランジスタ３８の導通を抑制する効果が得られ
る。図１１は、この発明の第５の実施例に係わる半導体
装置（ＩＰＤ）の断面図である。According to the semiconductor device having the above structure, the parasitic PN
The effect of suppressing conduction of the P-type transistor 36 and the effect of suppressing conduction of the parasitic NPN transistor 38 are obtained. FIG. 11 is a sectional view of a semiconductor device (IPD) according to the fifth embodiment of the present invention.
【００３１】図１１に示すように、Ｎ型シリコン層１４
には、Ｐ型分離層１６を形成することによって第１のＮ
型アイランド領域１８1 および第２のＮ型アイランド領
域１８2 がそれぞれ得られている。第１のＮ型アイラン
ド領域１８1 には小信号をスイッチングするＮＰＮ型バ
イポ−ラトランジスタ２９が形成されており、また、第
２のＮ型アイランド領域１８2 には、同様に小信号をス
イッチングする素子としてＮＭＯＳ２４およびＰＭＯＳ
２６がそれぞれ形成されている。そして、Ｎ型シリコン
層１４内には、プロトンを打ち込むことにより得られた
再結合層５０が形成されている。As shown in FIG. 11, the N-type silicon layer 14
By forming a P-type isolation layer 16 on the first N
A type island region 18 1 and a second N type island region 18 2 are obtained respectively. An NPN bipolar transistor 29 for switching a small signal is formed in the first N-type island region 18 1, and a small signal is similarly switched in the second N-type island region 18 2. NMOS 24 and PMOS as elements
26 are formed respectively. A recombination layer 50 obtained by implanting protons is formed in the N-type silicon layer 14.
【００３２】上記構成の半導体装置によれば、第１のＮ
型アイランド領域１８1 をベ−スとし、Ｐ型ベ−ス層２
７をエミッタとし、Ｐ型シリコン層１２をコレクタとす
る第１の寄生ＰＮＰ型トランジスタ３６1 の導通を抑制
できる。さらに、第２のＮ型アイランド領域１８2 をベ
−スとし、Ｐ型ウェル領域２２をエミッタとし、Ｐ型シ
リコン層１２をコレクタとする第２の寄生ＰＮＰ型トラ
ンジスタ３６2 の導通を抑制することができる。According to the semiconductor device having the above structure, the first N
The P-type base layer 2 is formed by using the P-type island region 18 1 as a base.
It is possible to suppress conduction of the first parasitic PNP type transistor 36 1 having 7 as an emitter and P type silicon layer 12 as a collector. Further, the conduction of the second parasitic PNP transistor 36 2 having the second N-type island region 18 2 as a base, the P-type well region 22 as an emitter, and the P-type silicon layer 12 as a collector is suppressed. You can
【００３３】尚、第５の実施例のようにバイポ−ラトラ
ンジスタ、ＮＭＯＳ、ＰＭＯＳ、ＤＭＯＳをそれぞれ形
成した装置において、特に図示しないが、第１の実施例
のように再結合層５０をＰ型シリコン層１２内に形成す
ることも可能である。さらに第３の実施例のようにＰ型
シリコン層１２に第１の再結合層５０1 を形成し、Ｎ型
シリコン層１４中に第２の再結合層５０2 を形成するよ
うにしても良い。さらに、第４の実施例のように、Ｐ型
シリコン層１２からＮ型シリコン層１４中に跨がるよう
に再結合層５０を形成しても良い。In the device in which the bipolar transistor, the NMOS, the PMOS, and the DMOS are formed as in the fifth embodiment, although not shown in particular, the recombination layer 50 is the P-type as in the first embodiment. It can also be formed in the silicon layer 12. Furthermore the first recombination layer 50 1 is formed on the P-type silicon layer 12 as in the third embodiment, may be formed a second recombination layer 50 2 in the N-type silicon layer 14 . Further, as in the fourth embodiment, the recombination layer 50 may be formed so as to extend from the P-type silicon layer 12 to the N-type silicon layer 14.
【００３４】尚、特に図１１に示すように、この発明で
は、寄生トランジスタの導通を抑制するだけでなく、Ｎ
型シリコン層１４、またＮ+型シリコン層２０に再結合
層５０が形成されることにより、ＤＭＯＳ３２における
寄生ダイオ−ド３９中のキャリアのライフタイムを小さ
くもでき、ＤＭＯＳのスイッチング速度を向上できる効
果も得ることができる。この効果は、第５の実施例ばか
りでなく、第１〜第４の実施例でもそれぞれ得られる効
果である。In particular, as shown in FIG. 11, according to the present invention, not only conduction of the parasitic transistor is suppressed but also N
By forming the recombination layer 50 on the N-type silicon layer 14 and the N + type silicon layer 20, the carrier lifetime in the parasitic diode 39 in the DMOS 32 can be shortened, and the switching speed of the DMOS can be improved. You can also get This effect is obtained not only in the fifth embodiment but also in the first to fourth embodiments.
【００３５】さらに、上記第１〜第４の実施例において
は、再結合層５０を得るための高エネルギ粒子としてプ
ロトンを用いたが、その他のものとしては、ヘリウム、
重水素、水素分子イオン、α粒子等を用いても、上記実
施例で説明したような再結合層５０を得ることができ
る。Further, in the above-mentioned first to fourth embodiments, protons are used as the high-energy particles for obtaining the recombination layer 50, but as other substances, helium,
The recombination layer 50 as described in the above embodiment can be obtained by using deuterium, hydrogen molecular ions, α particles, or the like.
【００３６】また、プロトンでは、約１０μｍ程度の幅
の再結合層５０を得ることができ、ヘリウムでは、約６
μｍ程度の幅の再結合層５０が得られることも判明して
いる。このように高エネルギ粒子の種類によって、再結
合層５０の幅に変化が現れる。この現象を利用して、任
意な幅の再結合層５０を形成することも可能である。With protons, a recombination layer 50 having a width of about 10 μm can be obtained, and with helium, about 6 μm.
It has also been found that a recombination layer 50 with a width of the order of μm can be obtained. Thus, the width of the recombination layer 50 changes depending on the type of high-energy particles. By utilizing this phenomenon, the recombination layer 50 having an arbitrary width can be formed.
【００３７】[0037]
【発明の効果】以上説明したように、この発明によれ
ば、簡単に、寄生トランジスタの導通を阻止するキャリ
アの再結合層を得ることができる半導体装置の製造方法
を提供できる。As described above, according to the present invention, it is possible to easily provide a method of manufacturing a semiconductor device in which a carrier recombination layer for preventing conduction of a parasitic transistor can be obtained.
【図１】図１は、この発明の第１の実施例に係わる半導
体装置の断面図。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図２】図２は、第１の実施例に関わる半導体装置の第
１の製造工程を示す断面図。FIG. 2 is a cross-sectional view showing the first manufacturing process of the semiconductor device according to the first embodiment.
【図３】図３は、第１の実施例に関わる半導体装置の第
２の製造工程を示す断面図。FIG. 3 is a cross-sectional view showing a second manufacturing process of the semiconductor device according to the first embodiment.
【図４】図４は、第１の実施例に関わる半導体装置の第
３の製造工程を示す断面図。FIG. 4 is a cross-sectional view showing a third manufacturing process of the semiconductor device according to the first embodiment.
【図５】図５は、第１の実施例に関わる半導体装置の第
４の製造工程を示す断面図。FIG. 5 is a cross-sectional view showing a fourth manufacturing process of the semiconductor device according to the first embodiment.
【図６】図６は、第１の実施例に関わる半導体装置の第
５の製造工程を示す断面図。FIG. 6 is a cross-sectional view showing a fifth manufacturing process of the semiconductor device according to the first embodiment.
【図７】図７は、プロトンの加速エネルギとシリコン中
のプロトンとの停止位置との関係を示す図。FIG. 7 is a diagram showing a relationship between acceleration energy of protons and stop positions of protons in silicon.
【図８】図８は、この発明の第２の実施例に係わる半導
体装置の断面図。FIG. 8 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図９】図９は、この発明の第３の実施例に係わる半導
体装置の断面図。FIG. 9 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
【図１０】図１０は、この発明の第４の実施例に係わる
半導体装置の断面図。FIG. 10 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図１１】図１１は、この発明の第５の実施例に係わる
半導体装置の断面図。FIG. 11 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention.
【図１２】図１２は、従来の半導体装置の断面図。FIG. 12 is a cross-sectional view of a conventional semiconductor device.
【図１３】図１３は、従来のその他の半導体装置の断面
図。FIG. 13 is a cross-sectional view of another conventional semiconductor device.
【図１４】図１４は、図１３に示す半導体装置の第１の
製造工程を示す断面図。14 is a cross-sectional view showing the first manufacturing process of the semiconductor device shown in FIG.
【図１５】図１５は、図１３に示す半導体装置の第２の
製造工程を示す断面図。15 is a cross-sectional view showing a second manufacturing step of the semiconductor device shown in FIG.
【図１６】図１６は、図１３に示す半導体装置の第３の
製造工程を示す断面図。16 is a sectional view showing a third manufacturing step of the semiconductor device shown in FIG. 13;
【図１７】図１７は、図１３に示す半導体装置の第４の
製造工程を示す断面図。17 is a cross-sectional view showing a fourth manufacturing step of the semiconductor device shown in FIG.
【図１８】図１８は、図１３に示す半導体装置の第５の
製造工程を示す断面図。FIG. 18 is a cross-sectional view showing a fifth manufacturing step of the semiconductor device shown in FIG.
【図１９】図１９は、図１３に示す半導体装置の第６の
製造工程を示す断面図。FIG. 19 is a cross-sectional view showing a sixth manufacturing step of the semiconductor device shown in FIG.
１０…Ｎ+型シリコン層、１２…Ｐ型シリコン層、１４
…Ｎ型シリコン層、１６…Ｐ型分離層、１８…Ｎ型アイ
ランド領域、２０…Ｎ+型シリコン層、２４…Ｎチャネ
ル型ＭＯＳＦＥＴ、２６…Ｐチャネル型ＭＯＳＦＥＴ、
２９…バイポ−ラトランジスタ、３２…二重拡散型ＭＯ
ＳＦＥＴ、５０…再結合層、５２…プロトン。10 ... N + type silicon layer, 12 ... P type silicon layer, 14
... N-type silicon layer, 16 ... P-type isolation layer, 18 ... N-type island region, 20 ... N + type silicon layer, 24 ... N-channel MOSFET, 26 ... P-channel MOSFET,
29 ... Bipolar transistor, 32 ... Double diffusion type MO
SFET, 50 ... Recombination layer, 52 ... Proton.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 21/336 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｊ 9170−4Ｍ 27/06 ３２１ Ａ 9170−4Ｍ 27/08 ３１１ Ａ 9168−4Ｍ 29/78 ３２１ Ｙ (72)発明者 新井 晴輝 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Office reference number FI technical display location H01L 27/088 21/336 8617-4M H01L 21/265 J 9170-4M 27/06 321 A 9170- 4M 27/08 311 A 9168-4M 29/78 321 Y (72) Inventor Haruki Arai No. 1 Komukai Toshiba-cho, Kouki-ku, Kawasaki-shi, Kanagawa Incorporated Toshiba Corporation Tamagawa Plant
Claims (5)
２導電型の第１の半導体層を形成する工程と、 前記第１の半導体層内に、前記基板に達するように第１
導電型の第２の半導体層を形成する工程と、 前記第１の半導体層および前記第２の半導体層上に、第
１導電型の第３の半導体層を形成する工程と、 前記第２の半導体層内に、前記第１の半導体層に達する
ように第２導電型の第４の半導体層を形成し、前記第３
の半導体層内にアイランド領域を得る工程と、 前記アイランド領域内に、第２導電型の第５の半導体層
を形成する工程と、 前記アイランド領域内に、このアイランド領域および前
記第５の半導体層をそれぞれ能動領域とする第１の能動
素子、並びに前記第２の半導体層上の前記第３の半導体
層内に、前記第２の半導体層、前記第３の半導体層およ
び前記基板をそれぞれ能動領域とする第２の能動素子を
それぞれ形成する工程と、 前記基板に対して垂直な方向から高エネルギ粒子を前記
第１の半導体層および第２の半導体層内に打ち込み、こ
れら第１の半導体層および第２の半導体層内にキャリア
の再結合層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。1. A step of forming a first semiconductor layer of a second conductivity type on a surface of a semiconductor substrate of a first conductivity type, and a step of forming a first semiconductor layer in the first semiconductor layer so as to reach the substrate.
Forming a second semiconductor layer of conductivity type; forming a third semiconductor layer of first conductivity type on the first semiconductor layer and the second semiconductor layer; In the semiconductor layer, a fourth semiconductor layer of the second conductivity type is formed so as to reach the first semiconductor layer, and the third semiconductor layer is formed.
The step of obtaining an island region in the semiconductor layer, the step of forming a fifth semiconductor layer of the second conductivity type in the island region, the island region and the fifth semiconductor layer in the island region. In the third semiconductor layer on the second semiconductor layer, and the second semiconductor layer, the third semiconductor layer, and the substrate in the active area. And forming high-energy particles into the first semiconductor layer and the second semiconductor layer from a direction perpendicular to the substrate, And a step of forming a carrier recombination layer in the second semiconductor layer.
び前記アイランド領域内に形成するようにしたことを特
徴とする請求項１に記載の半導体装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the recombination layer is formed in the third semiconductor layer and the island region.
よび前記第２の半導体層、並びに前記第３の半導体層お
よび前記アイランド領域のそれぞれに形成するようにし
たことを特徴とする請求項１に記載の半導体装置の製造
方法。3. The recombination layer is formed on each of the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer, and the island region. Item 2. A method of manufacturing a semiconductor device according to item 1.
前記第２の半導体層、前記第３の半導体層および前記ア
イランド領域内に形成するようにしたことを特徴とする
請求項１に記載の半導体装置の製造方法。4. The recombination layer is the first semiconductor layer,
The method for manufacturing a semiconductor device according to claim 1, wherein the second semiconductor layer, the third semiconductor layer, and the island region are formed.
ウム、重水素、水素分子イオン、α粒子のいずれかであ
ることを特徴とする請求項１ないし４のいずれかに記載
の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the high-energy particles are any of protons, helium, deuterium, hydrogen molecular ions, and α particles. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253265A JPH06104440A (en) | 1992-09-22 | 1992-09-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253265A JPH06104440A (en) | 1992-09-22 | 1992-09-22 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104440A true JPH06104440A (en) | 1994-04-15 |
Family
ID=17248879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253265A Pending JPH06104440A (en) | 1992-09-22 | 1992-09-22 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104440A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10692774B2 (en) | 2015-12-28 | 2020-06-23 | Rohm Co., Ltd. | Semiconductor device |
-
1992
- 1992-09-22 JP JP4253265A patent/JPH06104440A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10692774B2 (en) | 2015-12-28 | 2020-06-23 | Rohm Co., Ltd. | Semiconductor device |
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