JPH06103868B2 - 時間軸伸長動作回路 - Google Patents
時間軸伸長動作回路Info
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- JPH06103868B2 JPH06103868B2 JP1139290A JP13929089A JPH06103868B2 JP H06103868 B2 JPH06103868 B2 JP H06103868B2 JP 1139290 A JP1139290 A JP 1139290A JP 13929089 A JP13929089 A JP 13929089A JP H06103868 B2 JPH06103868 B2 JP H06103868B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はハイビジョン等、PCM化された映像信号のブラ
ンク部分に多重化されている音声信号等のPCMデータを
抜き取るシステムに好適な時間軸伸長動作回路に関す
る。
ンク部分に多重化されている音声信号等のPCMデータを
抜き取るシステムに好適な時間軸伸長動作回路に関す
る。
（従来の技術および発明が解決しようとする課題） 時間軸伸長をバッファメモリを用いて行なうことは知ら
れている。
れている。
書き込み周期が、元の伝送レートに戻すために読み出す
読み出し周期の整数倍でない場合、書き込み時間と読み
出し時間の位相関係は時々刻々と変化する場合、或る時
刻では書き込み時と読み出し時とがぶつかってしまい、
正確にインターフェースをすることができないという問
題点があった。
読み出し周期の整数倍でない場合、書き込み時間と読み
出し時間の位相関係は時々刻々と変化する場合、或る時
刻では書き込み時と読み出し時とがぶつかってしまい、
正確にインターフェースをすることができないという問
題点があった。
本発明は上記の問題点を解消し、正確なデータを復調す
ることができる時間軸伸長動作回路を提供することを目
的とする。
ることができる時間軸伸長動作回路を提供することを目
的とする。
（課題を解決するための手段） 本発明は、伝送レートがFAの第１データ列を時間軸上で
圧縮し、FAの整数倍でない周期でバースト状に伝送レー
トFB（FB＞FA）の第２データ列に多重し、情報が不足す
る部分にはダミーデータを挿入した時分割多重化信号を
受け、時間軸伸長し元の伝送レートFAのデータ列に戻す
時間軸伸長動作回路であって、前記第１データ列のデー
タを所定ビット数単位で記憶するバッファメモリと、フ
レーム同期信号により初期化される書き込みアドレスカ
ウンタおよび読み出しアドレスカウンタと、前記書き込
みアドレスカウンタによるアドレスデータと前記読み出
しアドレスカウンタによるアドレスデータとを選択的に
バッファメモリに供給する選択回路と、前記第１データ
列の多重化周期で所定数の第１クロック信号を前記書き
込みアドレスカウンタに供給すると共に前記第１クロッ
ク信号の出力期間中前記選択回路により書き込みアドレ
スデータを選択する選択信号を出力する書き込みベース
タイミング信号発生手段と、前記バッファメモリから読
み出されたデータをラッチする第１ラッチ手段と、フレ
ーム同期信号周期内においてダミーデータを除く記憶デ
ータを読み出すための第２クロック信号を前記読出アド
レスカウンタに供給し、かつ第２クロック信号周波数の
前記所定ビット数倍の周波数の第３クロック信号を出力
する読み出しベースタイミング信号発生手段と、前記選
択信号によりクリアされ、かつ前記第３クロック信号を
計数し出力をストローブパルスとして第１ラッチ手段に
供給するカウンタと、前記第２クロック信号をストロー
ブパルスとし、かつ第１ラッチ手段によるラッチ出力を
受けてラッチする第２ラッチ手段とを備えたことを特徴
とするものである。
圧縮し、FAの整数倍でない周期でバースト状に伝送レー
トFB（FB＞FA）の第２データ列に多重し、情報が不足す
る部分にはダミーデータを挿入した時分割多重化信号を
受け、時間軸伸長し元の伝送レートFAのデータ列に戻す
時間軸伸長動作回路であって、前記第１データ列のデー
タを所定ビット数単位で記憶するバッファメモリと、フ
レーム同期信号により初期化される書き込みアドレスカ
ウンタおよび読み出しアドレスカウンタと、前記書き込
みアドレスカウンタによるアドレスデータと前記読み出
しアドレスカウンタによるアドレスデータとを選択的に
バッファメモリに供給する選択回路と、前記第１データ
列の多重化周期で所定数の第１クロック信号を前記書き
込みアドレスカウンタに供給すると共に前記第１クロッ
ク信号の出力期間中前記選択回路により書き込みアドレ
スデータを選択する選択信号を出力する書き込みベース
タイミング信号発生手段と、前記バッファメモリから読
み出されたデータをラッチする第１ラッチ手段と、フレ
ーム同期信号周期内においてダミーデータを除く記憶デ
ータを読み出すための第２クロック信号を前記読出アド
レスカウンタに供給し、かつ第２クロック信号周波数の
前記所定ビット数倍の周波数の第３クロック信号を出力
する読み出しベースタイミング信号発生手段と、前記選
択信号によりクリアされ、かつ前記第３クロック信号を
計数し出力をストローブパルスとして第１ラッチ手段に
供給するカウンタと、前記第２クロック信号をストロー
ブパルスとし、かつ第１ラッチ手段によるラッチ出力を
受けてラッチする第２ラッチ手段とを備えたことを特徴
とするものである。
（作用） 上記構成の本発明においては、書き込みベースタイミン
グ信号発生手段から出力される第１クロック信号は書き
込みアドレスカウンタで計数され、また第１クロック信
号出力期間中、選択回路によって書き込みアドレスデー
タが選択され、第１データ列のデータが所定ビット数単
位でバッファメモリに書き込まれる。この書き込みは多
重化周期毎に、かつ多重化周期内に出力される第１クロ
ック信号数回行なわれる。一方、フレーム周期内におい
てダミーデータを除く記憶データは、読み出しベースタ
イミング信号発生手段から出力される第２クロック信号
を計数した読み出しアドレスカウンタによって生成され
た読み出しアドレスデータにより、アドレス指定されて
読み出される。しかるに書き込みアドレスカウンタおよ
び読み出しアドレスカウンタはフレーム同期信号により
初期化されており、かつダミーデータは読み出さないよ
うにされているため読み出しアドレス周期は長いうえ、
選択回路によって書き込みアドレス選択時と読み出しア
ドレス選択時とは選択されている。この結果、伝送レー
トFAとFBとが整数倍でない周期で多重化されていても、
書き込み時と読み出し時とは競合することなく、バッフ
ァメモリからデータが読み出され、この読み出されたデ
ータはカウンタからの出力をストローブパルスとした第
１ラッチ回路によってラッチされる。第１ラッチ回路へ
供給されるストローブパルスは、読み出しタイミング信
号発生手段から出力される第２クロック信号周波数をバ
ッファメモリの１アドレスに記憶されるビット数倍した
第３クロック信号をカウンタにて分周した信号である。
しかしカウンタは選択回路へ供給される選択信号によっ
てクリアされるため、前記の如く伝送レートの相異によ
り選択信号が第３クロック信号に対して相対的に位相が
変化しても、書き込み中において第１ラッチ回路がラッ
チ動作をするこはなく確実に読み出されたデータが第１
ラッチ手段によってラッチされる。第１ラッチ手段によ
ってラッチされたデータは周期的な第２クロック信号を
ストローブパルスとする第２ラッチ回路によってラッチ
される。この結果、第２ラッチ回路のラッチ出力をシリ
アルデータに変換することによって、元の伝送レートFA
のデータ列へ伸長することができる。
グ信号発生手段から出力される第１クロック信号は書き
込みアドレスカウンタで計数され、また第１クロック信
号出力期間中、選択回路によって書き込みアドレスデー
タが選択され、第１データ列のデータが所定ビット数単
位でバッファメモリに書き込まれる。この書き込みは多
重化周期毎に、かつ多重化周期内に出力される第１クロ
ック信号数回行なわれる。一方、フレーム周期内におい
てダミーデータを除く記憶データは、読み出しベースタ
イミング信号発生手段から出力される第２クロック信号
を計数した読み出しアドレスカウンタによって生成され
た読み出しアドレスデータにより、アドレス指定されて
読み出される。しかるに書き込みアドレスカウンタおよ
び読み出しアドレスカウンタはフレーム同期信号により
初期化されており、かつダミーデータは読み出さないよ
うにされているため読み出しアドレス周期は長いうえ、
選択回路によって書き込みアドレス選択時と読み出しア
ドレス選択時とは選択されている。この結果、伝送レー
トFAとFBとが整数倍でない周期で多重化されていても、
書き込み時と読み出し時とは競合することなく、バッフ
ァメモリからデータが読み出され、この読み出されたデ
ータはカウンタからの出力をストローブパルスとした第
１ラッチ回路によってラッチされる。第１ラッチ回路へ
供給されるストローブパルスは、読み出しタイミング信
号発生手段から出力される第２クロック信号周波数をバ
ッファメモリの１アドレスに記憶されるビット数倍した
第３クロック信号をカウンタにて分周した信号である。
しかしカウンタは選択回路へ供給される選択信号によっ
てクリアされるため、前記の如く伝送レートの相異によ
り選択信号が第３クロック信号に対して相対的に位相が
変化しても、書き込み中において第１ラッチ回路がラッ
チ動作をするこはなく確実に読み出されたデータが第１
ラッチ手段によってラッチされる。第１ラッチ手段によ
ってラッチされたデータは周期的な第２クロック信号を
ストローブパルスとする第２ラッチ回路によってラッチ
される。この結果、第２ラッチ回路のラッチ出力をシリ
アルデータに変換することによって、元の伝送レートFA
のデータ列へ伸長することができる。
（実施例） 以下、本発明を実施例により説明する。
まず、本発明に至る背景について具体的に説明する。
本発明は帯域20kHzの音声信号をサンプリング周波数48k
Hz,量子化ビット数16bit（直線）でAD変換し、得られた
768Kb/sのビット列をハイビジョンの水平同期信号の周
期で37.125Mb/sのバースト状のビット列に変換して伝送
するための送信部と、一連の37.125Mb/sのビット列から
ハイビジョンの水平同期信号の周期でバースト状に存在
する音声信号のビット列を抜き出し、もとの一連の768K
b/sのビット列に戻し、DA変換する受信部からなるハイ
ビジョンディジタル局内光伝送装置の音声信号伝送装置
に好適な時間軸伸長回路として発明されたものである。
本実施例は上記の場合、すなわち、帯域20kHzの音声信
号をサンプリング周波数48KHz、量子化ビット数16ビッ
トでAD変換し、得られた768Kbpsのデータ列を時間軸上
で圧縮し、ハイビジョンの水平同期信号（33.75KHz）の
周期でバースト状に37.125Mbpsの映像信号に多重化され
たデータ列を受け取り、時間軸伸長し、元の768Kbpsの
音声信号のデータ列に戻す場合を例示している。
Hz,量子化ビット数16bit（直線）でAD変換し、得られた
768Kb/sのビット列をハイビジョンの水平同期信号の周
期で37.125Mb/sのバースト状のビット列に変換して伝送
するための送信部と、一連の37.125Mb/sのビット列から
ハイビジョンの水平同期信号の周期でバースト状に存在
する音声信号のビット列を抜き出し、もとの一連の768K
b/sのビット列に戻し、DA変換する受信部からなるハイ
ビジョンディジタル局内光伝送装置の音声信号伝送装置
に好適な時間軸伸長回路として発明されたものである。
本実施例は上記の場合、すなわち、帯域20kHzの音声信
号をサンプリング周波数48KHz、量子化ビット数16ビッ
トでAD変換し、得られた768Kbpsのデータ列を時間軸上
で圧縮し、ハイビジョンの水平同期信号（33.75KHz）の
周期でバースト状に37.125Mbpsの映像信号に多重化され
たデータ列を受け取り、時間軸伸長し、元の768Kbpsの
音声信号のデータ列に戻す場合を例示している。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
第２図（ａ）は入力となる時分割多重化信号のフレーム
構成を示す模式図であり、768KbpsのNRZ信号をRZルール
バイオレーション方式により、フレーム同期信号を多重
化した1.536Mbpsのデータ列に変換して映像信号に多重
化するので、１フレームを45ラインとすると約1.3ms で2048ビット （1.3×10-3 s×1.536×106bps）のデータを多重するこ
とができる。2048ビットを第２図の如く（48×42）＋32
＋０＋０と振り分けることにする。なお第２図（ｂ）は
水平同期信号を示している。
構成を示す模式図であり、768KbpsのNRZ信号をRZルール
バイオレーション方式により、フレーム同期信号を多重
化した1.536Mbpsのデータ列に変換して映像信号に多重
化するので、１フレームを45ラインとすると約1.3ms で2048ビット （1.3×10-3 s×1.536×106bps）のデータを多重するこ
とができる。2048ビットを第２図の如く（48×42）＋32
＋０＋０と振り分けることにする。なお第２図（ｂ）は
水平同期信号を示している。
37.125Mbpsのビットストリームを音声データ抽出回路１
に供給し、水平同期信号および伝送クロック信号（37.1
25MHz）を受ける書き込みベースタイミング発生回路12
からの制御信号に伴って音声データを抽出し、RZ符号お
よびNRZ符号の態様で出力される。
に供給し、水平同期信号および伝送クロック信号（37.1
25MHz）を受ける書き込みベースタイミング発生回路12
からの制御信号に伴って音声データを抽出し、RZ符号お
よびNRZ符号の態様で出力される。
音声データ抽出回路１から出力されるRZ符号はフレーム
同期検出回路３に供給し、RZ符号中におけるデータの一
部がフレーム同期パターンと一致したことを検出する。
フレーム同期検出回路３からの出力は書き込みアドレス
カウンタ４および読み出しアドレスカウンタ５に供給し
て、両アドレスカウンタ４および５を初期化する。
同期検出回路３に供給し、RZ符号中におけるデータの一
部がフレーム同期パターンと一致したことを検出する。
フレーム同期検出回路３からの出力は書き込みアドレス
カウンタ４および読み出しアドレスカウンタ５に供給し
て、両アドレスカウンタ４および５を初期化する。
音声データ抽出回路１から出力されるNRZ符号は、バッ
ファメモリ７の書き込み時〔NRZ符号で24ビット長（＝4
8÷２）〕の間、書き込みベースタイミング回路12から
の出力WORRによってイネーブルされる３ステートバッフ
ァ２を通してバッファメモリ７に供給する。一方、３ス
テートバッファ２をイネーブルさせている期間、選択回
路６で書き込みアドレスカウンタ４からのアドレスデー
タを選択し、３ステートバッファ２からの出力をバッフ
ァメモリ７に供給し、アドレス指定にもとづいて、３ス
テートバッファ２からの出力をバッファメモリ７に書き
込む。
ファメモリ７の書き込み時〔NRZ符号で24ビット長（＝4
8÷２）〕の間、書き込みベースタイミング回路12から
の出力WORRによってイネーブルされる３ステートバッフ
ァ２を通してバッファメモリ７に供給する。一方、３ス
テートバッファ２をイネーブルさせている期間、選択回
路６で書き込みアドレスカウンタ４からのアドレスデー
タを選択し、３ステートバッファ２からの出力をバッフ
ァメモリ７に供給し、アドレス指定にもとづいて、３ス
テートバッファ２からの出力をバッファメモリ７に書き
込む。
いま、８ビット単位で書き込むものとして、出力WORRが
出力されている期間に３回の書き込みを行なわせるべく
書き込みアドレスカウンタ４へクロック信号がおよび出
力WORRが書き込みベースタイミング発生回路12から出力
されている。第２図（ａ）に示すデータ列フォーマット
において総て48ビットとすれば、2160ビット（＝48×4
5）が１フレームのビット数であり、NRZ符号のため、か
つ８ビット単位で記憶するため2160/2×８＝135とな
り、１フレーム当りアドレスカウンタは、“10000110"
（＝134）までカウントする。しかし１フレームは2048
ビットであり、2048/2×８＝128となって、“00000000"
（＝０）番地から“01111111"（＝127）番地までのアド
レスに情報信号を書き込む。書き込まれる情報ビット数
はNRZ符号で８×128＝1024（＝2048/2）である。“1000
0000"（＝128）番地以降のアドレスにはダミーデータ
（たとえば“0"）を書き込む。
出力されている期間に３回の書き込みを行なわせるべく
書き込みアドレスカウンタ４へクロック信号がおよび出
力WORRが書き込みベースタイミング発生回路12から出力
されている。第２図（ａ）に示すデータ列フォーマット
において総て48ビットとすれば、2160ビット（＝48×4
5）が１フレームのビット数であり、NRZ符号のため、か
つ８ビット単位で記憶するため2160/2×８＝135とな
り、１フレーム当りアドレスカウンタは、“10000110"
（＝134）までカウントする。しかし１フレームは2048
ビットであり、2048/2×８＝128となって、“00000000"
（＝０）番地から“01111111"（＝127）番地までのアド
レスに情報信号を書き込む。書き込まれる情報ビット数
はNRZ符号で８×128＝1024（＝2048/2）である。“1000
0000"（＝128）番地以降のアドレスにはダミーデータ
（たとえば“0"）を書き込む。
一方、書き込みベースタイミング発生回路12に供給され
ている伝送クロック信号はクロック再生回路13に供給し
て、読み出し側ベースクロック信号（1.536MHz）を生成
し、読み出しベースタイミング発生回路14に供給してあ
る。３ステートバッファ２がインアクティブの期間、選
択回路６は出力WORRを受けて読み出しアドレスカウンタ
５からのアドレスデータを選択し、此の間にダミーデー
タを除いて直前の１ライン期間に書き込まれたデータを
読み出すべく読み出しベースタイミング発生回路14から
クロック信号が読み出しアドレスカウンタ５に供給して
ある。さらに１アドレス指定期間中に読み出したデータ
をラッチ９において１回以上ラッチするべく、読み出し
アドレスカウンタのカウント周波数の８倍のクロック信
号RDLCKを読み出しベースタイミング発生回路14から出
力する。クロック信号RDLCKは信号WORRによってクリア
される16進カウンタ８に供給し、カウンタ８による８分
周出力Qcを出力パルスRDLAT1として出力する。出力パル
スRDLAT1はラッチパルスとして、バッファメモリ７から
読み出したデータをラッチするラッチ回路９に供給し、
バッファメモリ７から読み出したデータをラッチする。
さらに、本来の伝送レートに戻すために、読み出しベー
スタイミング発生回路14から出力される周期的なパルス
RDLAT2をラッチパルスとしてラッチ回路10に供給し、ラ
ッチ回路９にラッチされたデータをラッチする。ラッチ
回路10にてラッチされたデータは、並列入力／直列入力
シフトレジスタ11に入力して、シリアル信号に変換し
て、求めるデータ列に復調する。
ている伝送クロック信号はクロック再生回路13に供給し
て、読み出し側ベースクロック信号（1.536MHz）を生成
し、読み出しベースタイミング発生回路14に供給してあ
る。３ステートバッファ２がインアクティブの期間、選
択回路６は出力WORRを受けて読み出しアドレスカウンタ
５からのアドレスデータを選択し、此の間にダミーデー
タを除いて直前の１ライン期間に書き込まれたデータを
読み出すべく読み出しベースタイミング発生回路14から
クロック信号が読み出しアドレスカウンタ５に供給して
ある。さらに１アドレス指定期間中に読み出したデータ
をラッチ９において１回以上ラッチするべく、読み出し
アドレスカウンタのカウント周波数の８倍のクロック信
号RDLCKを読み出しベースタイミング発生回路14から出
力する。クロック信号RDLCKは信号WORRによってクリア
される16進カウンタ８に供給し、カウンタ８による８分
周出力Qcを出力パルスRDLAT1として出力する。出力パル
スRDLAT1はラッチパルスとして、バッファメモリ７から
読み出したデータをラッチするラッチ回路９に供給し、
バッファメモリ７から読み出したデータをラッチする。
さらに、本来の伝送レートに戻すために、読み出しベー
スタイミング発生回路14から出力される周期的なパルス
RDLAT2をラッチパルスとしてラッチ回路10に供給し、ラ
ッチ回路９にラッチされたデータをラッチする。ラッチ
回路10にてラッチされたデータは、並列入力／直列入力
シフトレジスタ11に入力して、シリアル信号に変換し
て、求めるデータ列に復調する。
上記の如く構成した本実施例において、フレーム同期検
出回路３からフレーム同期信号▲▼が検出さ
れる。フレーム同期信号は第３図（ａ）に示す如くであ
る。フレーム同期信号▲▼により書き込みア
ドレスカウンタ４および読み出しアドレスカウンタ５は
クリアされ初期化される。
出回路３からフレーム同期信号▲▼が検出さ
れる。フレーム同期信号は第３図（ａ）に示す如くであ
る。フレーム同期信号▲▼により書き込みア
ドレスカウンタ４および読み出しアドレスカウンタ５は
クリアされ初期化される。
一方、書き込みベースタイミング発生回路12か水平同期
信号に同期して出力される出力WORRは、１フレームに45
個出力され、そのタイミングは第３図（ｂ）に示す如く
であって、フレーム同期信号FSYNCに同期している。書
き込みベースタイミング発生回路12からのクロック信号
をカウントし、出力WORRによって制御される選択回路６
を介して出力され、かつバッファメモリ７に供給される
書き込みアドレスデータは第３図（ｃ）に示すタイミン
グで出力され、１フレーム間で３アドレス分づつ45回出
力されることになる。
信号に同期して出力される出力WORRは、１フレームに45
個出力され、そのタイミングは第３図（ｂ）に示す如く
であって、フレーム同期信号FSYNCに同期している。書
き込みベースタイミング発生回路12からのクロック信号
をカウントし、出力WORRによって制御される選択回路６
を介して出力され、かつバッファメモリ７に供給される
書き込みアドレスデータは第３図（ｃ）に示すタイミン
グで出力され、１フレーム間で３アドレス分づつ45回出
力されることになる。
さらに、出力は768kbpsのシリアルデータで出力するこ
とは前記の通りであり、バッファメモリ７には８ビット
単位で記憶されているため、アドレスデータが出力され
る周期は、（1/768×103）×８＝10.42μｓであり、読
み出しアドレスカウンタ５からのアドレスデータは10.4
2μｓ周期で“＋1"されてく。読み出しアドレスデータ
は第３図（ｄ）に示し如く変化していく。読み出しアド
レスデータを再記すれば第４図（ａ）に示す如くであ
り、１フレーム同期に０から127（10進）まで変化す
る。また出力WORRを第４図（ａ）の読み出しアドレスデ
ータとのタイミングを明らかにするために再記すれば第
４図（ｂ）に示す如くである。
とは前記の通りであり、バッファメモリ７には８ビット
単位で記憶されているため、アドレスデータが出力され
る周期は、（1/768×103）×８＝10.42μｓであり、読
み出しアドレスカウンタ５からのアドレスデータは10.4
2μｓ周期で“＋1"されてく。読み出しアドレスデータ
は第３図（ｄ）に示し如く変化していく。読み出しアド
レスデータを再記すれば第４図（ａ）に示す如くであ
り、１フレーム同期に０から127（10進）まで変化す
る。また出力WORRを第４図（ａ）の読み出しアドレスデ
ータとのタイミングを明らかにするために再記すれば第
４図（ｂ）に示す如くである。
ここで書き込み側についてみれば33.75KHz（29.63μ
ｓ）周期でバースト状に３アドレス分（24ビット）書き
込まれる。しかるに読み出し側では１アドレス分。は1
0.42μｓのため、３アドレス分では31.26μsecであり、
読み出しと書き込みとの間に３アドレス分で1.62μｓ
（＝31.25−29.63）の差が存在する。このため、第４図
（ａ）および（ｂ）にまたがって破線部A,Bで一例を示
した如く、相互にずれが生じ、このずれは１フレームは
45ラインで構成され、かつ出力WORRによって書き込みア
ドレスカウンタ４と読み出しアドレスカウンタ14は初期
化されているため、読み出しアドレスと出力WORRの低電
位との間の位相関係には45種類の異なる位相関係が存在
することになる。
ｓ）周期でバースト状に３アドレス分（24ビット）書き
込まれる。しかるに読み出し側では１アドレス分。は1
0.42μｓのため、３アドレス分では31.26μsecであり、
読み出しと書き込みとの間に３アドレス分で1.62μｓ
（＝31.25−29.63）の差が存在する。このため、第４図
（ａ）および（ｂ）にまたがって破線部A,Bで一例を示
した如く、相互にずれが生じ、このずれは１フレームは
45ラインで構成され、かつ出力WORRによって書き込みア
ドレスカウンタ４と読み出しアドレスカウンタ14は初期
化されているため、読み出しアドレスと出力WORRの低電
位との間の位相関係には45種類の異なる位相関係が存在
することになる。
ここで、読み出しベースタイミング発生回路14からカウ
ンタ８へ出力されるクロック信号は第５図（ｂ）および
（ｇ）に示す如く、読み出しアドレスカウンタ５のカウ
ント周期の８倍のクロックである。なお、第５図（ａ）
および（ｆ）は読み出しアドレスデータを再記したもの
である。この状態で出力WORRは例えば第５図（ｃ）およ
び（ｈ）に示し如きタイミングで発生する。したがって
カウンタ８から出力される出力パルスRDLAT1は、カウン
タ８が出力WORRでクリアされることから、第５図（ｃ）
に対する場合は第５図（ｄ）に示すタイミングで、第５
図（ｈ）に対する場合は第５図（ｉ）に示すタイミング
で立上ることになり、バッファメモリ７から読み出され
たデータはラッチ回路９にて出力パルスRDLAT1をストロ
ーブパルスとしてラッチされる。しかるに、カウンタ８
は出力WORRでクリアされているから、バッファメモリ７
へのNRZ符号の書き込み中に、ラッチ回路９がラッチ動
作をすることはなく、バッファメモリ７から読み出した
データがラッチ回路９でラッチされることになる。
ンタ８へ出力されるクロック信号は第５図（ｂ）および
（ｇ）に示す如く、読み出しアドレスカウンタ５のカウ
ント周期の８倍のクロックである。なお、第５図（ａ）
および（ｆ）は読み出しアドレスデータを再記したもの
である。この状態で出力WORRは例えば第５図（ｃ）およ
び（ｈ）に示し如きタイミングで発生する。したがって
カウンタ８から出力される出力パルスRDLAT1は、カウン
タ８が出力WORRでクリアされることから、第５図（ｃ）
に対する場合は第５図（ｄ）に示すタイミングで、第５
図（ｈ）に対する場合は第５図（ｉ）に示すタイミング
で立上ることになり、バッファメモリ７から読み出され
たデータはラッチ回路９にて出力パルスRDLAT1をストロ
ーブパルスとしてラッチされる。しかるに、カウンタ８
は出力WORRでクリアされているから、バッファメモリ７
へのNRZ符号の書き込み中に、ラッチ回路９がラッチ動
作をすることはなく、バッファメモリ７から読み出した
データがラッチ回路９でラッチされることになる。
ラッチ回路９でラッチされたデータは読み出しベースタ
イミング発生回路14から出力される周期的なパルスRDLA
T2でラッチされる。パルスRDLCK1は第４図（ｃ）に示す
如くであり、パルスRDLAT2は第４図（ｄ）に示す如くで
あって、第５図（ｅ）および（ｊ）に拡大してその一部
を示す。第４図（ｃ）および（ｄ）からも、また第５図
（ｄ）および（ｅ）、第５図（ｉ）および（ｊ）からも
明らかな如く、ラッチ回路９によりラッチされたデータ
がラッチ回路10によってラッチされる。
イミング発生回路14から出力される周期的なパルスRDLA
T2でラッチされる。パルスRDLCK1は第４図（ｃ）に示す
如くであり、パルスRDLAT2は第４図（ｄ）に示す如くで
あって、第５図（ｅ）および（ｊ）に拡大してその一部
を示す。第４図（ｃ）および（ｄ）からも、また第５図
（ｄ）および（ｅ）、第５図（ｉ）および（ｊ）からも
明らかな如く、ラッチ回路９によりラッチされたデータ
がラッチ回路10によってラッチされる。
もし、カウンタ８およびラッチ回路９が存在しない場合
についてみれば次の如くである。768Kbpsのシリアルデ
ータを８ビット単位のパラレルデータから変換するには
（768Kbps/8）＝96KHz（10.4μｓ）周期でデータを取り
込まねばならない。しかし、読み出しアドレスに対して
出力WORRの位相は前記の如く変化する。一方パルスRDLA
T2は読み出しベースタイミング発生回路14から周期的な
パルスとして出力されるパルスである。そこでパルスRD
LAT2によるラッチ時期と出力WORRの低電位となる時期と
が一致する、すなわち書き込み時期と読み出しデータを
ラッチする時期とが重なる場合が生ずる。しかるにラッ
チ回路10の前段にラッチ回路９を設けて、出力WORRでク
リアされるカウンタ８からの出力でバッファメモリ７か
ら読み出したデータがラッチされるため、かかる問題は
生じない。
についてみれば次の如くである。768Kbpsのシリアルデ
ータを８ビット単位のパラレルデータから変換するには
（768Kbps/8）＝96KHz（10.4μｓ）周期でデータを取り
込まねばならない。しかし、読み出しアドレスに対して
出力WORRの位相は前記の如く変化する。一方パルスRDLA
T2は読み出しベースタイミング発生回路14から周期的な
パルスとして出力されるパルスである。そこでパルスRD
LAT2によるラッチ時期と出力WORRの低電位となる時期と
が一致する、すなわち書き込み時期と読み出しデータを
ラッチする時期とが重なる場合が生ずる。しかるにラッ
チ回路10の前段にラッチ回路９を設けて、出力WORRでク
リアされるカウンタ８からの出力でバッファメモリ７か
ら読み出したデータがラッチされるため、かかる問題は
生じない。
ラッチ回路10でラッチされたデータは並列入力／直列出
力シフトレジスタ11によりシリアルデータに変換され、
元のデータ列への伸長動作がなされる。
力シフトレジスタ11によりシリアルデータに変換され、
元のデータ列への伸長動作がなされる。
（発明の効果） 以上説明した如く本発明によれば、書き込みアドレスデ
ータと読み出しアドレスデータを書き込み中は前者を、
書き込み中以外は後者を選択する選択信号によって駆動
される選択回路を介して書き込みアドレスデータ、読み
出しアドレスデータをバッファメモリに供給して伝送レ
ートFAのデータ列を記憶し、記憶データをバッファメモ
リから読み出し、さらに読み出しアドレスカンタのクロ
ック信号を分周し、かつ選択信号によってクリアされる
カウンタからの出力でバッファメモリから読み出したデ
ータをラッチするようにしたため、バッファメモリの書
き込み期間には絶対に読み出しが行なわれることはな
く、さらに読み出しアドレス期間内に必ず１回以上読み
出しデータがラッチされる。したがって上記ラッデータ
を元の伝送レートに戻すべく周期的なストローブ信号で
再びラッチ、このラッチ出力をシリアルデータに変換す
ることで元の情報を正確に復調できる。また、このため
の動作をさせるための構成も簡単である。
ータと読み出しアドレスデータを書き込み中は前者を、
書き込み中以外は後者を選択する選択信号によって駆動
される選択回路を介して書き込みアドレスデータ、読み
出しアドレスデータをバッファメモリに供給して伝送レ
ートFAのデータ列を記憶し、記憶データをバッファメモ
リから読み出し、さらに読み出しアドレスカンタのクロ
ック信号を分周し、かつ選択信号によってクリアされる
カウンタからの出力でバッファメモリから読み出したデ
ータをラッチするようにしたため、バッファメモリの書
き込み期間には絶対に読み出しが行なわれることはな
く、さらに読み出しアドレス期間内に必ず１回以上読み
出しデータがラッチされる。したがって上記ラッデータ
を元の伝送レートに戻すべく周期的なストローブ信号で
再びラッチ、このラッチ出力をシリアルデータに変換す
ることで元の情報を正確に復調できる。また、このため
の動作をさせるための構成も簡単である。
第１図は本発明の一実施例の構成を示すブロック図。 第２図は本発明の一実施例において入力となる時分割多
重化信号のフレーム構成を示す模式図。 第３図〜第５図は本発明の一実施例の作用の説明に供す
るタイミング図。 １……音声データ抽出回路、２……３ステートバッフ
ァ、３……フレーム同期検出回路、４……書き込みアド
レスカウンタ、５……読み出しアドレスカウンタ、６…
…選択回路、７……バッファメモリ、８……カウンタ、
９および10……ラッチ回路、11……並列入力／直列出力
シフトレジスタ、12……書き込みベースタイミング発生
回路、13……クロック再生回路、14……読み出しベース
タイミング発生回路。
重化信号のフレーム構成を示す模式図。 第３図〜第５図は本発明の一実施例の作用の説明に供す
るタイミング図。 １……音声データ抽出回路、２……３ステートバッフ
ァ、３……フレーム同期検出回路、４……書き込みアド
レスカウンタ、５……読み出しアドレスカウンタ、６…
…選択回路、７……バッファメモリ、８……カウンタ、
９および10……ラッチ回路、11……並列入力／直列出力
シフトレジスタ、12……書き込みベースタイミング発生
回路、13……クロック再生回路、14……読み出しベース
タイミング発生回路。
Claims (1)
- 【請求項１】伝送レートがFAの第１データ列を時間軸上
で圧縮し、FAの整数倍でない周期でバースト状に伝送レ
ートFB（FB＞FA）の第２データ列に多重し、情報が不足
する部分にはダミーデータを挿入した時分割多重化信号
を受け、時間軸伸長し元の伝送レートFAのデータ列に戻
す時間軸伸長動作回路であって、前記第１データ列のデ
ータを所定ビット数単位で記憶するバッファメモリと、
フレーム同期信号により初期化される書き込みアドレス
カウンタおよび読み出しアドレスカウンタと、前記書き
込みアドレスカウンタによるアドレスデータと前記読み
出しアドレスカウンタによるアドレスデータとを選択的
にバッファメモリに供給する選択回路と、前記第１デー
タ列の多重化周期で所定数の第１クロック信号を前記書
き込みアドレスカウンタに供給すると共に前記第１クロ
ック信号の出力期間中前記選択回路により書き込みアド
レスデータを選択する選択信号を出力する書き込みベー
スタイミング信号発生手段と、前記バッファメモリから
読み出されたデータをラッチする第１ラッチ手段と、フ
レーム同期信号周期内においてダミーデータを除く記憶
データを読み出すための第２クロック信号を前記読出ア
ドレスカウンタに供給し、かつ第２クロック信号周波数
の前記所定ビット数倍の周波数の第３クロック信号を出
力する読み出しベースタイミング信号発生手段と、前記
選択信号によりクリアされ、かつ前記第３クロック信号
を計数し出力をストローブパルスとして第１ラッチ手段
に供給するカウンタと、前記第２クロック信号をストロ
ーブパルスとし、かつ第１ラッチ手段によるラッチ出力
を受けてラッチする第２ラッチ手段とを備えたことを特
徴とする時間軸伸長動作回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139290A JPH06103868B2 (ja) | 1989-06-02 | 1989-06-02 | 時間軸伸長動作回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1139290A JPH06103868B2 (ja) | 1989-06-02 | 1989-06-02 | 時間軸伸長動作回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036140A JPH036140A (ja) | 1991-01-11 |
| JPH06103868B2 true JPH06103868B2 (ja) | 1994-12-14 |
Family
ID=15241841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1139290A Expired - Fee Related JPH06103868B2 (ja) | 1989-06-02 | 1989-06-02 | 時間軸伸長動作回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103868B2 (ja) |
-
1989
- 1989-06-02 JP JP1139290A patent/JPH06103868B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036140A (ja) | 1991-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20081023 |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20091023 |
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| LAPS | Cancellation because of no payment of annual fees |