JPH06101205B2 - Ｐｃｍ信号再生装置 - Google Patents
Ｐｃｍ信号再生装置Info
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- JPH06101205B2 JPH06101205B2 JP62199867A JP19986787A JPH06101205B2 JP H06101205 B2 JPH06101205 B2 JP H06101205B2 JP 62199867 A JP62199867 A JP 62199867A JP 19986787 A JP19986787 A JP 19986787A JP H06101205 B2 JPH06101205 B2 JP H06101205B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPCM信号の再生装置に係り、特に回転ヘッド形P
CMレコーダに好適なPCM信号再生装置に関する。
CMレコーダに好適なPCM信号再生装置に関する。
例えば、「電子」24巻10号（1984年）36頁から42項に記
載のような回転ヘッド形PCMレコーダ（Ｒ−DAT）では、
再生信号が回転ヘッドの90°の区間で再生されるため、
バースト状の信号になる。そこで、通常は、特開昭57−
107795号に記載のように、再生エリアに相当したウィン
ドウを設け、このウィンドウ内でのみ信号の再生を行な
っている。（以下、このウィンドウをエリア信号と呼
ぶ）。
載のような回転ヘッド形PCMレコーダ（Ｒ−DAT）では、
再生信号が回転ヘッドの90°の区間で再生されるため、
バースト状の信号になる。そこで、通常は、特開昭57−
107795号に記載のように、再生エリアに相当したウィン
ドウを設け、このウィンドウ内でのみ信号の再生を行な
っている。（以下、このウィンドウをエリア信号と呼
ぶ）。
上記従来技術では、エリア信号の幅を広くすることによ
って再生信号のジッタに対応しているが、幅が広いと再
生信号のない部分についても再生動作を行なうため、雑
音によって誤った信号を再生する可能性がある。また、
幅を狭くすると再生信号の位置が大きく動いた場合に再
生できなくなる。
って再生信号のジッタに対応しているが、幅が広いと再
生信号のない部分についても再生動作を行なうため、雑
音によって誤った信号を再生する可能性がある。また、
幅を狭くすると再生信号の位置が大きく動いた場合に再
生できなくなる。
本発明の目的は、位置精度のよいエリア信号を生成する
ことにより、必要最小限の幅のエリア信号で再生を行な
えるようにすることにある。
ことにより、必要最小限の幅のエリア信号で再生を行な
えるようにすることにある。
上記目的は、再生開始時または信号が正しく再生されて
いない時には再生信号中のトラッキング信号によりエリ
ア信号の位置を決定し、定常再生時には再生信号中のブ
ロクアドレスによりエリア信号の位置を決定することに
より達成される。
いない時には再生信号中のトラッキング信号によりエリ
ア信号の位置を決定し、定常再生時には再生信号中のブ
ロクアドレスによりエリア信号の位置を決定することに
より達成される。
エリア信号は、所定のクロックで動作するカウンタの値
をデコードすることによって得ている。したがって、ト
ラッキング信号の検出信号または再生ブロックアドレス
によりカウンタのセットを行なえば、エリア信号の位置
精度を向上させることができる。
をデコードすることによって得ている。したがって、ト
ラッキング信号の検出信号または再生ブロックアドレス
によりカウンタのセットを行なえば、エリア信号の位置
精度を向上させることができる。
以下、本発明の一実施例を第１図により説明する。
第１図は、本発明のPCM信号再生装置の構成である。１
は磁気テープ、２は回転ヘッド、３はシリンダの位置を
検出するためのタック信号検出ヘッド、４はキャプスタ
ン、８は再生アンプ、９は再生ヘッドの切換を行なう切
換回路、10はヘッド再生信号からディジタル信号を再生
するデータストローブ回路、11はデータストローブ回路
10で再生されたディジタル信号よりPCM信号を復調する
復調回路、12は変調回路７及び復調回路11の動作を制御
するエリア信号を生成するエリア生成回路、13は切換回
路９及びエリア生成回路12を制御するヘッド切換信号を
生成するヘッド切換信号生成回路、14はタック信号検出
ヘッド３の出力よりタック信号を生成するタック検出回
路、15はシリンダサーボ回路、16はキャプスタンサーボ
回路、17,24は動作クロックを発生する発振器、18はバ
スライン、19はPCM信号を記憶しておく記憶回路、20は
再生時の誤り訂正を行なう誤り訂正回路、22はD/A変換
器、23はPCM信号の入出力を制御するタイミング信号の
生成回動である。
は磁気テープ、２は回転ヘッド、３はシリンダの位置を
検出するためのタック信号検出ヘッド、４はキャプスタ
ン、８は再生アンプ、９は再生ヘッドの切換を行なう切
換回路、10はヘッド再生信号からディジタル信号を再生
するデータストローブ回路、11はデータストローブ回路
10で再生されたディジタル信号よりPCM信号を復調する
復調回路、12は変調回路７及び復調回路11の動作を制御
するエリア信号を生成するエリア生成回路、13は切換回
路９及びエリア生成回路12を制御するヘッド切換信号を
生成するヘッド切換信号生成回路、14はタック信号検出
ヘッド３の出力よりタック信号を生成するタック検出回
路、15はシリンダサーボ回路、16はキャプスタンサーボ
回路、17,24は動作クロックを発生する発振器、18はバ
スライン、19はPCM信号を記憶しておく記憶回路、20は
再生時の誤り訂正を行なう誤り訂正回路、22はD/A変換
器、23はPCM信号の入出力を制御するタイミング信号の
生成回動である。
再生時には、回転ヘッド２によりテープ１上に記録され
ている信号が再生される。回転ヘッド２には、180°間
隔で２個のヘッドが取付けられており、交互に再生を行
なう。それぞれのヘッドの出力は再生アンプ８で増幅さ
れた後に切換回路９に入力される。切換回路９では、ヘ
ッド切換信号生成回路13によって生成されたヘッド切換
信号により再生を行なっているヘッドの出力を選択す
る。切換回路９の出力は、データストローブ回路10でデ
ィジタル信号に変換された後に復調回路11でPCM信号に
復調する。復調されたPCM信号は、バスライン18を介し
て記憶回路19に記憶される。そして、誤り訂正回路20で
誤り訂正を行なった後にD/A変換器22に入力され、アナ
ログ信号に変換されて出力端子29より出力される。タイ
ミング生成回路23は、発振器24より出力されるクロック
により、誤り訂正回路20、D/A変換器22等の制御を行な
うタイミング信号を生成する。また、シリンダサーボ回
路15におけるサーボの基準信号の生成も行なう。発振器
24の発振周波数は、PCM信号のサンプリング周波数の整
数倍、例えばサンプリング周波図の512倍が用いられ
る。シリンダサーボ回路15では、タイミング生成回路23
より出力される基準信号とタック検出回路14より出力さ
れるタック信号の位相が一定になるように回転ヘッド２
の回転を制御する。また、キャプスタンサーボ回路16で
は、再生信号中のトラッキング信号を検出し、ヘッドが
記録トラックの中心を走査するようにキャプスタン４に
よるテープの送り速度の制御を行なう。
ている信号が再生される。回転ヘッド２には、180°間
隔で２個のヘッドが取付けられており、交互に再生を行
なう。それぞれのヘッドの出力は再生アンプ８で増幅さ
れた後に切換回路９に入力される。切換回路９では、ヘ
ッド切換信号生成回路13によって生成されたヘッド切換
信号により再生を行なっているヘッドの出力を選択す
る。切換回路９の出力は、データストローブ回路10でデ
ィジタル信号に変換された後に復調回路11でPCM信号に
復調する。復調されたPCM信号は、バスライン18を介し
て記憶回路19に記憶される。そして、誤り訂正回路20で
誤り訂正を行なった後にD/A変換器22に入力され、アナ
ログ信号に変換されて出力端子29より出力される。タイ
ミング生成回路23は、発振器24より出力されるクロック
により、誤り訂正回路20、D/A変換器22等の制御を行な
うタイミング信号を生成する。また、シリンダサーボ回
路15におけるサーボの基準信号の生成も行なう。発振器
24の発振周波数は、PCM信号のサンプリング周波数の整
数倍、例えばサンプリング周波図の512倍が用いられ
る。シリンダサーボ回路15では、タイミング生成回路23
より出力される基準信号とタック検出回路14より出力さ
れるタック信号の位相が一定になるように回転ヘッド２
の回転を制御する。また、キャプスタンサーボ回路16で
は、再生信号中のトラッキング信号を検出し、ヘッドが
記録トラックの中心を走査するようにキャプスタン４に
よるテープの送り速度の制御を行なう。
第２図は、復調回路11及びエリア生成回路12の構成であ
る。30はデータストローブ回路10より出力されたディジ
タル信号をワード単位のデータに変換するデータ変換回
路、31はデータ中の同期信号を検出する同期信号検出回
路、32は同期信号より各部の制御を行なうタイミング信
号を生成するタイミング生成回路、33はPCM信号のレジ
スタ、34は制御コードのレジスタ、35はアドレスデータ
のレジスタ、36は制御コード及びアドレスデータに付加
されているパリティのチェックを行なうパリティチェッ
ク回路、37はパリティのチェック結果及び同期信号検出
結果、アドレス検出結果よりデータが正しく再生された
かどうかを判断するパリティ判断回路、38はPCM信号の
記憶回路への書込みを制御する書込み制御回路、39は記
録再生の位置を決定するためのカウンタ、40は再生信号
より検出されたアドレスデータ、ヘッド切換信号及びト
ラッキング信号によりカウンタ39のセットを行なうカウ
ンタ制御回路、41はカウンタ39の出力よりエリア信号を
生成するデコード回路である。
る。30はデータストローブ回路10より出力されたディジ
タル信号をワード単位のデータに変換するデータ変換回
路、31はデータ中の同期信号を検出する同期信号検出回
路、32は同期信号より各部の制御を行なうタイミング信
号を生成するタイミング生成回路、33はPCM信号のレジ
スタ、34は制御コードのレジスタ、35はアドレスデータ
のレジスタ、36は制御コード及びアドレスデータに付加
されているパリティのチェックを行なうパリティチェッ
ク回路、37はパリティのチェック結果及び同期信号検出
結果、アドレス検出結果よりデータが正しく再生された
かどうかを判断するパリティ判断回路、38はPCM信号の
記憶回路への書込みを制御する書込み制御回路、39は記
録再生の位置を決定するためのカウンタ、40は再生信号
より検出されたアドレスデータ、ヘッド切換信号及びト
ラッキング信号によりカウンタ39のセットを行なうカウ
ンタ制御回路、41はカウンタ39の出力よりエリア信号を
生成するデコード回路である。
第３図のタイミングチャートに従って復調回路11の動作
を説明する。
を説明する。
50は１トラックの再生信号の一例を示している。59はPC
M信号が記録されている領域、60はタイムコード、曲番
等のサブコードが記録されている領域、61はトラッキン
グ信号の記録領域、62はマージン領域である。59,60は
ブロックに分割されて記録されており、例えば、PCM信
号記録領域、59は128ブロック、サブコード記録領域60
はそれぞれ８ブロックで構成されている。51は１ブロッ
クの構成を示したものである。１区画が１ワードを示し
ており、例えば、１ワードは８ビットで構成されてい
る。63はブロックの先頭を示す同期信号、64はPCM信号
のサンプリング周波数等記録データの内容を示す制御コ
ード、65はブロックアドレス、66は制御コード64及びブ
ロックアドレス65に付加されたパリティ、67はPCM信号
またはサブコードデータである。なお、PCM信号または
サブコードに付加されている誤り訂正符号もこの領域に
記録されている。以下の説明では、PCM信号、サブコー
ドデータ及び誤り訂正符号を総称してPCM信号と呼ぶ。
ブロックアドレス65は、例えば８ビットで構成されてお
り、PCM信号記録領域59は０〜127とし、サブコード記録
領域60は128〜135,136〜143とする。パリティ66は、例
えば偶数パリティが用いられる。したがって、データが
正しく再生された場合には、制御コード64,ブロックア
ドレス65及びパリティ66を加えた結果が０となる。52は
同期信号検出信号、53は制御コードレジスタ34のクロッ
ク、54はアドレスレジスタ35のクロック、55はパリティ
チェック回路36のクロック、56はPCM信号レジスタ33の
クロック、57はカウンタ39のクロック、58は書込み制御
回路38の出力である。
M信号が記録されている領域、60はタイムコード、曲番
等のサブコードが記録されている領域、61はトラッキン
グ信号の記録領域、62はマージン領域である。59,60は
ブロックに分割されて記録されており、例えば、PCM信
号記録領域、59は128ブロック、サブコード記録領域60
はそれぞれ８ブロックで構成されている。51は１ブロッ
クの構成を示したものである。１区画が１ワードを示し
ており、例えば、１ワードは８ビットで構成されてい
る。63はブロックの先頭を示す同期信号、64はPCM信号
のサンプリング周波数等記録データの内容を示す制御コ
ード、65はブロックアドレス、66は制御コード64及びブ
ロックアドレス65に付加されたパリティ、67はPCM信号
またはサブコードデータである。なお、PCM信号または
サブコードに付加されている誤り訂正符号もこの領域に
記録されている。以下の説明では、PCM信号、サブコー
ドデータ及び誤り訂正符号を総称してPCM信号と呼ぶ。
ブロックアドレス65は、例えば８ビットで構成されてお
り、PCM信号記録領域59は０〜127とし、サブコード記録
領域60は128〜135,136〜143とする。パリティ66は、例
えば偶数パリティが用いられる。したがって、データが
正しく再生された場合には、制御コード64,ブロックア
ドレス65及びパリティ66を加えた結果が０となる。52は
同期信号検出信号、53は制御コードレジスタ34のクロッ
ク、54はアドレスレジスタ35のクロック、55はパリティ
チェック回路36のクロック、56はPCM信号レジスタ33の
クロック、57はカウンタ39のクロック、58は書込み制御
回路38の出力である。
入力端子42は、データストローブ回路10より出力された
ディジタルデータ及びディジタルデータに同期した再生
クロックの入力である。入力されたディジタルデータ
は、データ変換回路30及び同期信号検出回路31に入力さ
れる。同期信号検出回路31では、同期信号63を検出し、
同期信号検出信号52を出力する。データ変換回路30で
は、同期信号検出信号52を基準としてデータの変換を行
なう。また、タイミング生成回路32では、同期信号検出
信号52を基準として各クロックを生成する。タイミング
生成回路32の動作クロックは、データが再生されている
領域では再生クロックを用い、それ以外の領域では入力
端子44より入力される発振器17の出力を用いる。発振器
17では、再生クロックと同一周波数のクロックを発振し
ている。
ディジタルデータ及びディジタルデータに同期した再生
クロックの入力である。入力されたディジタルデータ
は、データ変換回路30及び同期信号検出回路31に入力さ
れる。同期信号検出回路31では、同期信号63を検出し、
同期信号検出信号52を出力する。データ変換回路30で
は、同期信号検出信号52を基準としてデータの変換を行
なう。また、タイミング生成回路32では、同期信号検出
信号52を基準として各クロックを生成する。タイミング
生成回路32の動作クロックは、データが再生されている
領域では再生クロックを用い、それ以外の領域では入力
端子44より入力される発振器17の出力を用いる。発振器
17では、再生クロックと同一周波数のクロックを発振し
ている。
データ変換回路30の出力は、レジスタ33,34,35及びパリ
ティチェック回路36に入力される。PCM信号レジスタ33
では、クロック56によってPCM信号をラッチし、出力端
子47よりバスライン18に出力する。制御コードレジスタ
34は、クロック53によって制御コードをラッチし、パリ
ティ判断回路37の判断結果と共に出力端子27より出力す
る。アドレスレジスタ35では、クロック54によってブロ
ックアドレスをラッチする。パリティチェック回路36で
は、クロック55によって制御コード64、ブロックアドレ
ス65及びパリティ66の加算を行なう。パリティ判断回路
37では、以下の条件が全て満足された時に再生データが
正しいと判断する。
ティチェック回路36に入力される。PCM信号レジスタ33
では、クロック56によってPCM信号をラッチし、出力端
子47よりバスライン18に出力する。制御コードレジスタ
34は、クロック53によって制御コードをラッチし、パリ
ティ判断回路37の判断結果と共に出力端子27より出力す
る。アドレスレジスタ35では、クロック54によってブロ
ックアドレスをラッチする。パリティチェック回路36で
は、クロック55によって制御コード64、ブロックアドレ
ス65及びパリティ66の加算を行なう。パリティ判断回路
37では、以下の条件が全て満足された時に再生データが
正しいと判断する。
（１）同時信号が検出されている。
（２）パリティチェック回路36における加算結果が０で
ある。
ある。
（３）再生ブロックアドレスが後述するエリアと一致し
ている。すなわち、ブロックアドレス値をADRとする
と、PCM信号記録領域では０≦ADR≦127、サブコード記
録領域の前半では128≦ADR≦135、後半では136≦ADR≦1
43である。
ている。すなわち、ブロックアドレス値をADRとする
と、PCM信号記録領域では０≦ADR≦127、サブコード記
録領域の前半では128≦ADR≦135、後半では136≦ADR≦1
43である。
このように、パリティチェック結果、同期信号の検出情
報及びブロックアドレスチェック結果によってデータが
正しく再生されたかどうかを判断することにより、パリ
ティチェック結果のみによって判断する場合に比べて誤
検出の発生する確率を低減することができる。
報及びブロックアドレスチェック結果によってデータが
正しく再生されたかどうかを判断することにより、パリ
ティチェック結果のみによって判断する場合に比べて誤
検出の発生する確率を低減することができる。
書込み制御回路38は、PCM信号の記憶回路19への書込み
タイミングの制御を行なう。すなわち、58に示すように
PCM信号の再生位置で１となる書込み制御信号を生成
し、出力端子48より記憶回路19に出力する。記録回路19
では、書込み制御信号58が１の時のみPCM信号の書込み
を行なう。
タイミングの制御を行なう。すなわち、58に示すように
PCM信号の再生位置で１となる書込み制御信号を生成
し、出力端子48より記憶回路19に出力する。記録回路19
では、書込み制御信号58が１の時のみPCM信号の書込み
を行なう。
第４図のタイミングチャートに従ってエリア生成回路12
の動作を説明する。
の動作を説明する。
第４図はテープの巻付角が90°の時のタイミングチャー
トである。68はタイミング生成回路23より出力されるシ
リンダサーボの基準信号、69はタック検出信号である。
シリンダサーボ回路15では、基準信号68の立下りとタッ
ク検出信号69の立下りが一定位相差になるように制御を
行なう。70はヘッド切換信号生成回路によって生成され
たヘッド切換信号であり、デューティは50％になってい
る。切換回路９では、ヘッド切換信号70が０の時にＡヘ
ッドを選択し、１の時にＢヘッドを選択する。71はトラ
ッキング信号の位置を示すトラッキング信号検出信号、
72は再生位置を示すエリア信号、73はPCM信号の再生位
置を示すエリア信号、74はサブコードの前半と後半を判
別するためのエリア信号である。エリア信号72〜74は、
カウンタ39の出力をデコード回路41でデコードして生成
している。
トである。68はタイミング生成回路23より出力されるシ
リンダサーボの基準信号、69はタック検出信号である。
シリンダサーボ回路15では、基準信号68の立下りとタッ
ク検出信号69の立下りが一定位相差になるように制御を
行なう。70はヘッド切換信号生成回路によって生成され
たヘッド切換信号であり、デューティは50％になってい
る。切換回路９では、ヘッド切換信号70が０の時にＡヘ
ッドを選択し、１の時にＢヘッドを選択する。71はトラ
ッキング信号の位置を示すトラッキング信号検出信号、
72は再生位置を示すエリア信号、73はPCM信号の再生位
置を示すエリア信号、74はサブコードの前半と後半を判
別するためのエリア信号である。エリア信号72〜74は、
カウンタ39の出力をデコード回路41でデコードして生成
している。
カウンタ制御回路40は、復調回路11で検出されたブロッ
クアドレス及び入力端子46より入力されたトラッキング
信号検出信号71によりカウンタ39に所定値をセットし、
エリアが正しく生成されるようにする。カウンタ39のセ
ットは、以下の条件で行なわれる。
クアドレス及び入力端子46より入力されたトラッキング
信号検出信号71によりカウンタ39に所定値をセットし、
エリアが正しく生成されるようにする。カウンタ39のセ
ットは、以下の条件で行なわれる。
（１）ブロックアドレスによってセットを行なう。
（２）ブロックアドレスが検出できない時にはトラッキ
ング信号検出信号71によってセットを行なう。すなわ
ち、再生開始時またはドロップアウト等によりデータが
再生できない時はトラッキング信号よりエリア信号の位
置を決め、定常再生時には再生データ中のブロックアド
レスによりエリア信号の位置を決める。
ング信号検出信号71によってセットを行なう。すなわ
ち、再生開始時またはドロップアウト等によりデータが
再生できない時はトラッキング信号よりエリア信号の位
置を決め、定常再生時には再生データ中のブロックアド
レスによりエリア信号の位置を決める。
エリア信号の幅は、先頭部分については回転ヘッドのジ
ッタ等を考慮し、数ブロック、例えば２ブロック程度広
げている。また、最後の部分は、エリア内ではブロック
アドレスによるセットが行なわれているため、広げてお
かなくてもよい。
ッタ等を考慮し、数ブロック、例えば２ブロック程度広
げている。また、最後の部分は、エリア内ではブロック
アドレスによるセットが行なわれているため、広げてお
かなくてもよい。
第５図は、カウンタ制御回路40の構成である。75はエッ
ジ検出回路、76はAND回路、77はセット値生成回路、78
はアドレスチェック回路、79は切換回路、80はOR回路で
ある。
ジ検出回路、76はAND回路、77はセット値生成回路、78
はアドレスチェック回路、79は切換回路、80はOR回路で
ある。
入力端子45から入力されたトラッキング信号検出信号71
は、エッジ検出回路で立下りエッジの位置が検出され、
この位置でカウンタ39のセットが行なわれる。アドレス
チェック回路78及びAND回路76はトラッキング信号での
セットを行なうかどうかの制御を行なう。アドレスチェ
ック回路78では、入力端子81より入力されるブロックア
ドレス及び入力端子82より入力されるパリティ判断回路
37における判断結果より以下の制御を行なう。
は、エッジ検出回路で立下りエッジの位置が検出され、
この位置でカウンタ39のセットが行なわれる。アドレス
チェック回路78及びAND回路76はトラッキング信号での
セットを行なうかどうかの制御を行なう。アドレスチェ
ック回路78では、入力端子81より入力されるブロックア
ドレス及び入力端子82より入力されるパリティ判断回路
37における判断結果より以下の制御を行なう。
（１）ブロックアドレスが連続して検出でき、かつ、そ
のブロックアドレスの値が連続している時にはアドレス
チェック回路78の出力を０とし、トラッキング信号によ
るセットを行なわない。
のブロックアドレスの値が連続している時にはアドレス
チェック回路78の出力を０とし、トラッキング信号によ
るセットを行なわない。
（２）１トラック内でブロックアドレスの連続検出が１
回もなかった場合には、アドレスチェック回路78の出力
を１とし、トラッキング信号が検出された時にカウンタ
39のセットを行なう。
回もなかった場合には、アドレスチェック回路78の出力
を１とし、トラッキング信号が検出された時にカウンタ
39のセットを行なう。
トラッキング信号によるセットは、セット値生成回路77
によって予定のセット値を生成して出力端子83よりカウ
ンタ39に出力すると同時に出力端子84よりカウンタ39に
ロード信号を出力して行なう。
によって予定のセット値を生成して出力端子83よりカウ
ンタ39に出力すると同時に出力端子84よりカウンタ39に
ロード信号を出力して行なう。
ブロックアドレスによるセットは、パリティ判断回路37
において正しいと判断された時に行なう。すなわち、入
力端子81より入力されたブロックアドレスを出力端子83
よりカウンタ39に出力すると同時に、出力端子84よりカ
ウンタ39にロード信号を出力して行なう。
において正しいと判断された時に行なう。すなわち、入
力端子81より入力されたブロックアドレスを出力端子83
よりカウンタ39に出力すると同時に、出力端子84よりカ
ウンタ39にロード信号を出力して行なう。
切換回路79はトラッキング信号によるセットを行なう時
はセット値生成回路77の出力を選択し、その他の時は入
力端子81を選択している。
はセット値生成回路77の出力を選択し、その他の時は入
力端子81を選択している。
以上述べたように、再生開始時等データが再生できない
時はトラッキング信号によりエリア信号のセットを行な
い、定常再生時には、より正確な再生データ中のブロッ
クアドレスによりエリア信号のセットを行なうことによ
り、位置精度の高いエリア信号を生成することができ
る。
時はトラッキング信号によりエリア信号のセットを行な
い、定常再生時には、より正確な再生データ中のブロッ
クアドレスによりエリア信号のセットを行なうことによ
り、位置精度の高いエリア信号を生成することができ
る。
第６図は、アフレコ、すなわち、PCM信号を再生しなが
らサブコードを記録する場合の一実施例である。88はサ
ブコードの入力端子、85は入力されたサブコードに同期
信号の付加等の処理を行ない、記録信号を生成する変調
回路、86は記録アンプ、87は記録信号の書込みを制御す
る切換回路である。
らサブコードを記録する場合の一実施例である。88はサ
ブコードの入力端子、85は入力されたサブコードに同期
信号の付加等の処理を行ない、記録信号を生成する変調
回路、86は記録アンプ、87は記録信号の書込みを制御す
る切換回路である。
第７図はアフレコ時のタイミングチャートである。89は
エリア生成回路12で生成されるアフレコエリア信号であ
る。すなわち、アフレコエリア信号89が０の時は切換回
路87をOFFにしPCM信号59及びトラッキング信号61の再生
を行ない、１の時は切換回路87をONにしサブコード60及
びマージンエリアの記録を行なう。また、変調回路85で
はアフレコエリア信号89によりサブコードの出力するタ
イミングを決める。
エリア生成回路12で生成されるアフレコエリア信号であ
る。すなわち、アフレコエリア信号89が０の時は切換回
路87をOFFにしPCM信号59及びトラッキング信号61の再生
を行ない、１の時は切換回路87をONにしサブコード60及
びマージンエリアの記録を行なう。また、変調回路85で
はアフレコエリア信号89によりサブコードの出力するタ
イミングを決める。
第２図のタイミング生成回路32で生成しているカウンタ
39のクロック信号57は、PCM信号エリア73が１の時はデ
ータストローブ回路10より出力される再生クロックによ
り生成し、０の時は発振器17より出力されるクロックに
より生成する。
39のクロック信号57は、PCM信号エリア73が１の時はデ
ータストローブ回路10より出力される再生クロックによ
り生成し、０の時は発振器17より出力されるクロックに
より生成する。
このように、アフレコ時においても、トラッキング信号
またはデータ中のブロックアドレスに追従したエリア信
号を用いることにより、アフレコデータの記録位置の精
度を向上させることができる。なお、実施例ではサブコ
ードのアフレコについて説明したが、サブコードを再生
しながらPCM信号をアフレコする場合についても同様で
ある。
またはデータ中のブロックアドレスに追従したエリア信
号を用いることにより、アフレコデータの記録位置の精
度を向上させることができる。なお、実施例ではサブコ
ードのアフレコについて説明したが、サブコードを再生
しながらPCM信号をアフレコする場合についても同様で
ある。
本発明によれば、再生の基準となるエリア信号の位置精
度を向上させることができ、エリア信号の幅を必要最小
限にできるので、再生信号以外の雑音によって誤った信
号を再生することがなく、さらに、回転ヘッドの異常等
により再生信号の位置が大きく動いた場合にも正しく再
生することができる。
度を向上させることができ、エリア信号の幅を必要最小
限にできるので、再生信号以外の雑音によって誤った信
号を再生することがなく、さらに、回転ヘッドの異常等
により再生信号の位置が大きく動いた場合にも正しく再
生することができる。
また、アフレコ時にもアフレコデータの記録位置の精度
を向上させることができる。
を向上させることができる。
第１図は本発明の一実施例のPCM信号再生装置のブロッ
ク図、第２図は復調回路及びエリア生成回路のブロック
図、第３図は復調回路のタイミングチャート図、第４図
はエリア生成回路のタイミングチャート図、第５図はカ
ウンタ制御回路のブロック図、第６図は本発明をアフレ
コに適用した時の一実施例のブロック図、第７図はアフ
レコ時のタイミングチャート図である。 11……復調回路、 12……エリア生成回路、 13……ヘッド切換信号生成回路、 14……タック検出回路、 15……シリンダサーボ回路、 16……キャプスタンサーボ回路、 17,24……発振器、 19……記憶回路、 21……誤り訂正回路、 22……D/A変換器、 23……タイミング生成回路、 30,81……データ変換回路、 31……同期信号検出回路、 32……タイミング生成回路、 33,75……PCM信号レジスタ、 34,76……制御コードレジスタ、 35,77……アドレスレジスタ、 36……パリティチェック回路、 37……パリティ判断回路、 38……書込み制御回路、 39……カウンタ、 40……カウンタ制御回路、 41……デコード回路、 75……エッジ検出回路、 76……AND回路、 77……セット値生成回路、 78……アドレスチェック回路、 79……切換回路、 80……OR回路、 85……変調回路、 87……切換回路。
ク図、第２図は復調回路及びエリア生成回路のブロック
図、第３図は復調回路のタイミングチャート図、第４図
はエリア生成回路のタイミングチャート図、第５図はカ
ウンタ制御回路のブロック図、第６図は本発明をアフレ
コに適用した時の一実施例のブロック図、第７図はアフ
レコ時のタイミングチャート図である。 11……復調回路、 12……エリア生成回路、 13……ヘッド切換信号生成回路、 14……タック検出回路、 15……シリンダサーボ回路、 16……キャプスタンサーボ回路、 17,24……発振器、 19……記憶回路、 21……誤り訂正回路、 22……D/A変換器、 23……タイミング生成回路、 30,81……データ変換回路、 31……同期信号検出回路、 32……タイミング生成回路、 33,75……PCM信号レジスタ、 34,76……制御コードレジスタ、 35,77……アドレスレジスタ、 36……パリティチェック回路、 37……パリティ判断回路、 38……書込み制御回路、 39……カウンタ、 40……カウンタ制御回路、 41……デコード回路、 75……エッジ検出回路、 76……AND回路、 77……セット値生成回路、 78……アドレスチェック回路、 79……切換回路、 80……OR回路、 85……変調回路、 87……切換回路。
Claims (3)
- 【請求項１】回転ヘッドにより、磁気テープ上に同期信
号、ブロックの位置を示すアドレス情報及び前記アドレ
ス情報の誤りを検出する誤り検出符号が付加されたブロ
ック構成で記録されているPCM信号及び前記PCM信号に関
連したサブコード信号を再生するPCM信号再生装置にお
いて、PCM信号記録領域に相当する第１のエリア及びサ
ブコード信号記録領域に相当する第２のエリアを示すエ
リア信号を生成するエリア生成回路と、前記第１または
第２のエリア内においてのみ再生処理を行う再生回路と
を設け、前記再生回路で前記ブロックの位置を示すブロ
ックアドレス情報が誤りなく再生され、かつ、そのブロ
ックアドレス情報の値が前記エリア信号が示す領域と一
致した時に、再生されたブロックアドレス情報の値を基
準として前記エリア信号の生成位置を決定することを特
徴とするPCM信号再生装置。 - 【請求項２】前記ブロックアドレスは連続したブロック
のブロックアドレス情報が前記誤り検出符号によって誤
りが検出されず、かつ、その値が連続している時に誤り
なく再生されたと判断することを特徴とする特許請求の
範囲第１項記載のPCM信号再生装置。 - 【請求項３】前記再生回路が前記第１または第２のエリ
ア内の一方で再生処理を行っている時に、もう一方のエ
リアに、前記第１または第２のエリア内の一方で再生さ
れたブロックアドレス情報の値を基準として生成した前
記エリア信号によって記録位置を決定して信号の記録を
行う記録回路を設けたことを特徴とする特許請求の範囲
第１項または第２項記載のPCM信号再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199867A JPH06101205B2 (ja) | 1987-08-12 | 1987-08-12 | Ｐｃｍ信号再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199867A JPH06101205B2 (ja) | 1987-08-12 | 1987-08-12 | Ｐｃｍ信号再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6443869A JPS6443869A (en) | 1989-02-16 |
| JPH06101205B2 true JPH06101205B2 (ja) | 1994-12-12 |
Family
ID=16414959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62199867A Expired - Fee Related JPH06101205B2 (ja) | 1987-08-12 | 1987-08-12 | Ｐｃｍ信号再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101205B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107506A (ja) * | 1984-10-31 | 1986-05-26 | Hitachi Ltd | デイジタル信号再生装置 |
-
1987
- 1987-08-12 JP JP62199867A patent/JPH06101205B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6443869A (en) | 1989-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |