JPH06100911B2 - Image data processing apparatus and method - Google Patents
Image data processing apparatus and methodInfo
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- JPH06100911B2 JPH06100911B2 JP58246986A JP24698683A JPH06100911B2 JP H06100911 B2 JPH06100911 B2 JP H06100911B2 JP 58246986 A JP58246986 A JP 58246986A JP 24698683 A JP24698683 A JP 24698683A JP H06100911 B2 JPH06100911 B2 JP H06100911B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はグラフィックデータ処理及び生成装置に係り、
特に１画素分のデータの更新処理について、メモリから
読み出し、これを更新し、かつメモリに再書き込みをす
る一連の処理をほぼ同時に行なえるようにして処理速度
を向上させるに好適なグラフィックデータ処理及び生成
装置に関する。Description: TECHNICAL FIELD The present invention relates to a graphic data processing and generating apparatus,
In particular, for the data update process for one pixel, a graphic data process suitable for improving the processing speed by performing a series of processes of reading from the memory, updating the data, and rewriting the data in the memory at almost the same time, and It relates to a generator.
従来よりグラフイツク処理機能を集積回路をもつて実現
した図形処理装置としては、１画素を１ビツトで表現す
る単一色の図形表示データを処理するものが知られてい
た。2. Description of the Related Art Conventionally, as a graphic processing device that realizes a graphic processing function by using an integrated circuit, a graphic processing device that processes graphic display data of a single color in which one pixel is represented by one bit has been known.
第１図は、かかる従来の図形処理装置を多色又は多階調
の図形処理に応用した場合の例を示すブロツク図であ
る。FIG. 1 is a block diagram showing an example in which the conventional graphic processing apparatus is applied to multicolor or multi-tone graphic processing.
第１図において、11は処理装置、12はアドレスデコー
ダ、13は複数のメモリである。In FIG. 1, 11 is a processing device, 12 is an address decoder, and 13 is a plurality of memories.
ここで、１つの処理装置11が出力するアドレス信号ADを
アドレスデコーダ12でデコードし、複数ある表示用メモ
リ13の所定のものを選択し、処理装置11からのデータ信
号DTを、アドレス信号ADで指定されたメモリ13の番地に
書き込むことになる。Here, the address signal AD output from one processing device 11 is decoded by the address decoder 12, a predetermined one of the plurality of display memories 13 is selected, and the data signal DT from the processing device 11 is converted by the address signal AD. It will be written to the specified address of the memory 13.
また、所定のメモリ13の所定の番地の記憶内容を書き替
えたい場合は、１つの処理装置11が出力するアドレス信
号ADをアドレスデコーダ12でデコードし、複数ある表示
用メモリ13の所定のものを選択し、かつ処理装置11で指
定した番地内のデータDTを処理装置11内に読み込み、こ
れを更新して、再び同一メモリ13の同一番地に書き込む
ようにしている。Further, when it is desired to rewrite the stored contents of a predetermined address of the predetermined memory 13, the address signal AD output from one processing unit 11 is decoded by the address decoder 12, and the predetermined one of the plurality of display memories 13 is changed. The data DT in the address selected and specified by the processing device 11 is read into the processing device 11, is updated, and is written again in the same address of the same memory 13.
さらに、１つの処理装置11が出力するアドレス信号ADを
アドレスデコーダ12でデコードし、複数ある表示用メモ
リ13の所定のものを選択し、処理装置11からのアドレス
信号ADに基づいて映像信号VD1,VD2,……,VDnを得て、こ
れらを合成し図示しないデイスプレイ装置で表示するも
のである。Further, the address signal AD output from one processing unit 11 is decoded by the address decoder 12, a predetermined one of the plurality of display memories 13 is selected, and the video signal VD 1 based on the address signal AD from the processing unit 11 is selected. , VD 2 , ..., VD n are obtained, and these are combined and displayed on a display device (not shown).
しかしながら、このような装置によると、多色（ｎ色）
又は多階調（ｎ階調）の処理に際して同一の画像処理を
ｎ回繰り返したり、あるいは１ビットの１画素を表示す
るためにもｎ回繰り返して画像処理をする必要があつ
た。However, according to such a device, multicolor (n colors)
Alternatively, it is necessary to repeat the same image processing n times in multi-gradation (n gradation) processing, or to repeat n times to display one pixel of 1 bit.
このため、２値画像処理に比較してｎ倍の処理時間が必
要となるという不都合があつた。Therefore, there is an inconvenience that the processing time is n times as long as that of the binary image processing.
また、第２図に示すように、ｎ台の表示用メモリ13に対
して、それぞれ１台ずつの処理装置11をもつて処理する
ような方式も提案された。Also, as shown in FIG. 2, a method has been proposed in which n display memories 13 are processed by using one processing device 11 each.
このような方式によれば、処理時間は２値画像の場合と
ほぼ同程度となるものの、装置が大型化複雑化し、加え
て中央処理装置の負担が増大してしまうという不都合が
あつた。According to such a method, the processing time is almost the same as in the case of the binary image, but there is a disadvantage that the apparatus becomes large and complicated, and the burden on the central processing unit increases.
さらに、このような処理を集積回路によつて行なおうと
する場合には、端子数が過大となり実現が困難であると
いう不都合もあつた。Furthermore, when attempting to perform such processing by an integrated circuit, there is an inconvenience that it is difficult to realize because the number of terminals is too large.
本発明は上記不都合な問題点に鑑みてなされたものであ
り、その目的は、１画素が複数ビットで表現される多色
あるいは多階調の場合にも２値画像の場合とほぼ同一の
処理速度で描画し得る図形処理装置を提供することにあ
る。The present invention has been made in view of the above-mentioned inconvenient problems, and an object thereof is substantially the same processing as in the case of a binary image even in the case of multi-color or multi-gradation in which one pixel is expressed by a plurality of bits. An object is to provide a graphic processing device capable of drawing at a speed.
上記目的を達成するために、本発明は、１ワード内に複
数の画素データを有し、１つの上記画像データは複数ビ
ットから構成される画像データを保持する表示用メモリ
をアクセスして上記画像データを処理する画像データ処
理装置であって、表示用メモリのアドレスと表示用メモ
リ中の１語の表示用データ内の画素位置とを指定する情
報からなる画素アドレスを順次算出し、前記算出された
画素アドレスにおける表示用メモリのアドレス情報から
表示用メモリ中の１語の表示データを読み出し、このよ
うに読み出された表示データに対して、前記画素アドレ
スにおける画素位置指定情報を基にデコードして形成し
た指定画素位置に相当する複数ビツト位置を指定する情
報をもつて、その表示用データの所定の画素のビツトに
のみ描画論理演算し、かかる論理演算した結果を再び前
記表示用メモリに書き込みようにしたことを特徴とする
ものである。In order to achieve the above object, the present invention accesses a display memory that holds a plurality of pixel data in one word, and one image data is composed of a plurality of bits to access the image. An image data processing device for processing data, wherein a pixel address including information designating an address of a display memory and a pixel position in display data of one word in the display memory is sequentially calculated, and the pixel address is calculated. The display data of one word in the display memory is read from the address information of the display memory at the pixel address, and the read display data is decoded based on the pixel position specifying information at the pixel address. The information for designating a plurality of bit positions corresponding to the designated pixel position formed by the drawing logic operation only for the bit of a predetermined pixel of the display data. , It is characterized in that it has to write the result of such logical operation again the display memory.
本発明は、上述のようにしてなるので、２値画像の場合
と同一の処理速度をもつて描画し得るものである。Since the present invention is configured as described above, it is possible to perform drawing with the same processing speed as in the case of a binary image.
以下、本発明の好適な実施例を図面に基づいて説明する
が、その前に本発明の基礎となつた事項について説明す
る。Preferred embodiments of the present invention will be described below with reference to the drawings, but before that, the matters that form the basis of the present invention will be described.
本発明の基礎となつた事項を以下に説明する。The matters that form the basis of the present invention will be described below.
本発明は次のようにしたものである。The present invention is as follows.
まず、第一に、１画素を、（ａ）１ビツトで表現するも
の、（ｂ）２ビツトで表現するもの、（ｃ）４ビツトで
表現するもの、（ｄ）８ビツトで表現するもの、（ｅ）
16ビツトで表現するもの、というように５通りの画素モ
ードを選択できるようにしたこと（第９図参照）。First, one pixel is represented by (a) one bit, (b) two bits, (c) four bits, (d) eight bits, (E)
We made it possible to select 5 different pixel modes, such as those expressed in 16 bits (see Fig. 9).
第二に、画素アドレスを採用したこと。しかして、この
画素アドレスは、表示用メモリのアドレスを指定するア
ドレス情報MADと、そのアドレスで指定された１語内の
どの位置かを指定する１語内アドレス情報WADとから構
成されていること（第10図参照）。Second, the pixel address is adopted. Then, this pixel address is composed of address information MAD for designating the address of the display memory and one-word address information WAD for designating which position in one word designated by the address. (See Figure 10).
第三に、画素アドレス中のアドレス情報で指定された表
示用メモリアドレスにおける１語の表示用データを表示
用メモリから読み出し、つぎに画素アドレス中の１語内
アドレス情報で指定された表示用データ中の所定のビツ
ト部分のみを書き替えし、それを再び表示用メモリの当
該アドレス部に書き込むようにしたものであり、１画素
分の複数ビツトデータを同時処理し得るようにしたこと
にある。Thirdly, the display data of one word at the display memory address specified by the address information in the pixel address is read from the display memory, and then the display data specified by the in-word address information in the pixel address is read. Only a predetermined bit portion in the inside is rewritten and is written again in the address portion of the display memory, and a plurality of bit data for one pixel can be simultaneously processed.
次に本発明の実施例について説明する。Next, examples of the present invention will be described.
また、以下では同一の符号は同一の対象を示すものとす
る。Moreover, below, the same code | symbol shall show the same object.
第３図は本発明に係る図形処理装置が適用される装置の
例を示すブロツク図である。FIG. 3 is a block diagram showing an example of an apparatus to which the graphic processing apparatus according to the present invention is applied.
第３図において、図形処理装置は、表示用メモリ13内の
表示データを書き込み、書替及び読み出し制御する演算
装置30と、該演算装置30を一定の順序で制御する制御装
置20とから構成されている。また、図形処理装置により
表示用メモリ13から読み出された表示用データが表示変
換装置40によつて映像信号にされて表示装置50に表示さ
れる。In FIG. 3, the graphic processing device is composed of an arithmetic unit 30 for writing, rewriting and reading the display data in the display memory 13, and a control unit 20 for controlling the arithmetic unit 30 in a fixed order. ing. Further, the display data read from the display memory 13 by the graphic processing device is converted into a video signal by the display conversion device 40 and displayed on the display device 50.
上記演算装置30は、表示用メモリ13のアドレスと表示用
メモリ13中の１語の表示データ内の画素位置とを指定す
る情報からなる画素アドレスを順次算出し、前記算出さ
れた画素アドレスにおける表示用メモリ13のアドレス情
報から表示用メモリ13中の１語の表示データを読み出
し、このように読み出された表示データに対して、前記
画素アドレスにおける画素位置指定情報を基にデコード
して形成した指定画素位置に相当する複数ビツト位置を
指定する情報をもつて、その表示データの所定の画素の
ビツトにのみ描画論理算出し、かかる論理演算した結果
を再び前記表示用メモリ13に書き込むようにしたもので
ある。The arithmetic unit 30 sequentially calculates a pixel address including information designating an address of the display memory 13 and a pixel position in the display data of one word in the display memory 13, and displays at the calculated pixel address. The display data of one word in the display memory 13 is read from the address information of the display memory 13, and the read display data is decoded based on the pixel position specifying information at the pixel address. With the information for designating a plurality of bit positions corresponding to the designated pixel position, the drawing logic is calculated only for the bit of a predetermined pixel of the display data, and the result of the logical operation is written in the display memory 13 again. It is a thing.
尚、60は外部計算機であり、この外部計算機60からの制
御データに従つて図形処理装置が動作するものである。Reference numeral 60 denotes an external computer, and the graphic processing device operates according to the control data from the external computer 60.
第４図はこの発明に係る図形処理装置の実施例を示すブ
ロツク図である。FIG. 4 is a block diagram showing an embodiment of the graphic processing apparatus according to the present invention.
同図において、制御装置20は、マイクロプログラムメモ
リ100と、マイクロプログラムアドレスレジスタ110と、
リターンアドレスレジスタ120と、マイクロ命令レジス
タ130と、マイクロ命令デコーダ200と、フラグレジスタ
210と、パターンメモリ220と、命令制御レジスタ230と
を含んで構成されている。In the figure, the control device 20 includes a micro program memory 100, a micro program address register 110,
Return address register 120, microinstruction register 130, microinstruction decoder 200, and flag register
210, a pattern memory 220, and an instruction control register 230.
また、演算装置30は、演算制御装置300と、先入先出〔F
irst−In,First−out,（FIFO）〕メモリ400とから構成
されている。In addition, the arithmetic unit 30 and the arithmetic and control unit 300, the first-in first-out (F
irst-In, First-out, (FIFO)] memory 400.
各構成要素は通常のデイジタル制御で用いられるもので
あり、特に説明を要しない。ただし、この実施例によれ
ば、演算制御装置300は、論理アドレス演算部（Ａユニ
ツト）310と、物理アドレス演算部（Ｂユニツト）320
と、カラーデータ演算部（Ｃユニツト）330とに分割さ
れている。Each component is used in ordinary digital control and does not require any particular explanation. However, according to this embodiment, the arithmetic and control unit 300 has a logical address arithmetic unit (A unit) 310 and a physical address arithmetic unit (B unit) 320.
And a color data calculation unit (C unit) 330.
上記Ａユニツト310では主として描画アルゴリズムに従
つて描画点が画面中のどこにあるかを演算算出し、Ｂユ
ニツト320では表示用メモリの必要なアドレスを演算
し、Ｃユニツト330は表示用メモリに書込むカラーデー
タを算出するものである、 第５図には、１画素を４ビツトで表示する表示装置の構
成例が示されており、第４図の図形処理装置で指定され
た表示用データが表示装置50で表示される構成が示され
ている。The A unit 310 calculates the position of the drawing point on the screen mainly according to the drawing algorithm, the B unit 320 calculates the necessary address of the display memory, and the C unit 330 writes it to the display memory. FIG. 5 for calculating color data shows an example of the configuration of a display device that displays one pixel at 4 bits. The display data specified by the graphic processing device of FIG. 4 is displayed. The configuration displayed at device 50 is shown.
第５図において、図形処理装置（第４図）からのアドレ
スAD指令に基づいて、表示用メモリ13から読み出された
表示用データDTのD0,D4,D8,D12が表示変換装置40内の４
ビツトの並列−直列変換器410に供給される。この変換
器410から映像信号AD0が得られる。同様にして、表示用
データDTのうちのD1,D5,D9,D13を表示変換装置40内の並
列−直列変換器420に供給し、この変換器420から映像信
号AD1が得られる。表示用データDTのうちのD2,D6,D10,D
14を表示変換装置40内の並列−直列変換器430に供給
し、この変換器430から映像信号AD2が得られる。また、
表示用データDTのうちのD3,D7,D11,D15を表示変換装置4
0内の並列−直列変換器440に供給し、この変換器440か
ら映像信号AD3が得られる。映像信号AD0〜AD3は表示変
換装置40を構成するビデオインタフエース回路450に送
られ、色変換やDA変換等の処理を経て表示装置50にて表
示される。In FIG. 5, D 0 , D 4 , D 8 and D 12 of the display data DT read from the display memory 13 are display-converted based on the address AD command from the figure processing device (FIG. 4). 4 in device 40
It is supplied to the bit parallel-to-serial converter 410. The video signal AD0 is obtained from this converter 410. Similarly, D 1, D 5, D 9, D 13 and display converter parallel 40 of the display data DT - fed to serial converter 420, a video signal AD1 is obtained from the transducer 420 . D 2 , D 6 , D 10 , D of the display data DT
14 is supplied to the parallel-serial converter 430 in the display conversion device 40, and the video signal AD2 is obtained from this converter 430. Also,
D 3 , D 7 ,, D 11 , D 15 of the display data DT are displayed and converted by the display conversion device 4
It is supplied to the parallel-serial converter 440 in 0, and the video signal AD3 is obtained from this converter 440. The video signals AD0 to AD3 are sent to the video interface circuit 450 that constitutes the display conversion device 40, and are displayed on the display device 50 after undergoing processing such as color conversion and DA conversion.
次に、演算制御装置300の各ユニツトの具体的構成を第
６図乃至第８図を参照しながら説明する。Next, a specific configuration of each unit of the arithmetic and control unit 300 will be described with reference to FIGS. 6 to 8.
第６図においてＡユニツトである論理アドレス演算部31
0は、第４図に示すようであり、FIFOバツフア（FBUF）3
101と、汎用レジスタ3102と、領域管理レジスタ3103及
び3105と、領域判定比較器3104と、終了点レジスタ3106
と、終了判定比較器3107と、ソースラツチ3108及び3109
と、算術論理演算器（ALU）3110と、デイステイネーシ
ヨンラツチ（DLA）3111と、バススイツチ3112と、読出
しバス（UBA,UBB）3113及び3114と、書込みバス（WBA）
3115とを備えている。In FIG. 6, a logical address operation unit 31 which is an A unit 31
0 is as shown in FIG. 4, and the FIFO buffer (FBUF) 3
101, general-purpose register 3102, area management registers 3103 and 3105, area determination comparator 3104, end point register 3106
, End judgment comparator 3107, source latches 3108 and 3109
, Arithmetic logic unit (ALU) 3110, destination latch (DLA) 3111, bus switch 3112, read buses (UBA, UBB) 3113 and 3114, and write bus (WBA)
It has 3115 and.
第７図において、Ｂユニツトである物理アドレス演算部
320は、デイステイネーシヨンラツチ（DLB）3201と、算
術演算器（Ａ）3202と、ソースラツチ3203及び3204と、
オフセツトレジスタ3205と、画面幅レジスタ3206と、コ
マンドレジスタ3207と、汎用レジスタ3208と、読出しバ
ス（UBB）3209、書込みバス（WBB）3210とを備えてい
る。尚、汎用レジスタ3208は、画素単位コマンドの現在
アドレスレジスタ（DPH,DPL）と、語単位コマンドのア
ドレスレジスタ（RWPH,RWPL）と、作業用レジスタ（T
2H,T2L）とを備えている。In FIG. 7, a physical address operation unit which is a B unit
Reference numeral 320 is a day station latch (DLB) 3201, an arithmetic operation unit (A) 3202, source latches 3203 and 3204,
It includes an offset register 3205, a screen width register 3206, a command register 3207, a general-purpose register 3208, a read bus (UBB) 3209, and a write bus (WBB) 3210. The general-purpose register 3208 includes a current address register (DPH, DPL) for a pixel unit command, an address register (RWPH, RWPL) for a word unit command, and a work register (T
2 H, T 2 L).
さらに、第８図において、Ｃユニツトであるカラーデー
タ演算部330は、バレルシフタ3301と、カラーレジスタ3
302と、マスクレジスタ3303と、カラー比較器3304と、
論理演算器3305と、書込みデータバツフア3306と、パタ
ーンRAMバツフア3307と、パターンカウンタ3308と、パ
ターン制御レジスタ3309と、読み出しデータバツフア33
10と、メモリアドレスレジスタ3311と、メモリ出力バス
3312と、メモリ入力バス3313とを備えている。尚マスク
レジスタ3303は、レジスタ（CMSK）と、レジスタ（GMS
K）とからなる。Further, in FIG. 8, the color data calculation unit 330, which is a C unit, includes a barrel shifter 3301 and a color register 3
302, a mask register 3303, a color comparator 3304,
A logical operation unit 3305, a write data buffer 3306, a pattern RAM buffer 3307, a pattern counter 3308, a pattern control register 3309, and a read data buffer 33.
10, memory address register 3311 and memory output bus
3312 and a memory input bus 3313. The mask register 3303 includes a register (CMSK) and a register (GMS
K) and.
上述のように構成された実施例の作用を説明する。The operation of the embodiment configured as described above will be described.
まず、各要素の基本的動作を説明する。中央処理装置な
ど他の装置から送られてくる命令やパラメータ等の制御
データCDTは、一方でメモリ400に書込まれ、他方で命令
制御レジスタ230に直接書込まれる。First, the basic operation of each element will be described. Control data CDT such as instructions and parameters sent from another device such as a central processing unit is written in the memory 400 on the one hand and directly on the instruction control register 230 on the other hand.
レジスタ230は、各種のグラフイツクビツトモードを記
憶させたものであり、後述するように、この実施例によ
れば５つの画素モードのうちから１つを選択できるよう
になつている。この選択は利用データCDTで行なうこと
ができる。The register 230 stores various graphic bit modes, and as described later, according to this embodiment, one of five pixel modes can be selected. This selection can be made in the usage data CDT.
メモリ400は、いわゆる“First−In,First−Out"（以下
もFIFOとする）のメモリであり、該メモリ400に記憶さ
れた命令を演算制御部300により読出し該演算制御装置3
00内のレジスタに格納する。また、この命令情報の一部
CIDはアドレスレジスタ110に転送される。The memory 400 is a so-called “First-In, First-Out” memory (hereinafter also referred to as a FIFO), and the instruction stored in the memory 400 is read by the arithmetic control unit 300.
Store in register in 00. Also, a part of this command information
The CID is transferred to the address register 110.
アドレスレジスタ110はマイクロプログラムメモリ100の
アドレスを管理し、このアドレスはクロツクに同期して
更新される。該アドレスレジスタ110から出力されるア
ドレスに応じてマイクロプログラムメモリ100から第13
図に示すようなマイクロ命令を読出す。メモリ100から
読出された命令は、第13図に示すように48ビツトからな
り、＃０〜＃７通り制御モードが選択できるようになつ
ている。しかして、該命令はレジスタ130に一時記憶さ
れ、レジスタ230の選択したモードに従つて動作するデ
コーダ200を介して、所定の制御信号CCSを発生し演算制
御装置300の各部を制御する。ここで、第13図のマイク
ロ命令の各フイールドの機能を説明する。The address register 110 manages the address of the microprogram memory 100, and this address is updated in synchronization with the clock. According to the address output from the address register 110,
Read the microinstruction as shown. The instruction read from the memory 100 consists of 48 bits as shown in FIG. 13, and the control modes # 0 to # 7 can be selected. Then, the instruction is temporarily stored in the register 130, and a predetermined control signal CCS is generated to control each unit of the arithmetic and control unit 300 via the decoder 200 which operates according to the mode selected by the register 230. Here, the function of each field of the micro instruction in FIG. 13 will be described.
第13図において、「RU」はUBAバス3113に接続されるレ
ジスタを指定する命令である。「RV」はVBAバス3114に
接続されるレジスタを指定する命令である。「RW」はWB
Aバス3115上のデータが書込まれるレジスタを指定する
命令である。「FUNCA」はＡユニツトの算出論理演算器3
110の演算を指定する命令である。「SFT」はリースラツ
チ3108に付加されたシフタ（SFTA）のシフトモードを指
定する命令である。「ADF−Ｌ」はマイクロプログラム
アドレスレジスタ110に戻される次アドレスの下位４ビ
ツトを指定する命令である。「AC」はマイクロ命令の次
アドレスを制御する命令である。「ADF−Ｈ」はマイク
ロプログラムアドレスレジスタ110に戻される次アドレ
スの上位６ビツトを指定する命令である。また、＃４〜
＃７の各マイクロ命令ではアドレスの上位６ビツトは更
新できない。「FUNCB」はＢユニツトの算術演算器3202
の演算モードを指定する命令である。「ECD」は演算の
実行条件を指定する命令である。「BCD」は分岐の条件
を指定する命令である。「FLAG」はフラグレジスタ210
へのフラグの反映を指定する命令である。「Ｖ」は表示
用メモリ13へのアクセス可否をテストするかどうかを指
定する命令である。「FIFO」はFIFO400への読み書きを
制御する命令である。「LITERAL」は８ビツトのリテラ
ルデータを指定する命令である。「LC」はリテラルデー
タの生成モードを指定する命令である。「FF」は各部の
特殊フリツプフロツプのセツト，リセツトを制御する命
令である。「Ｓ」は符号フラグの選択を指定する命令で
ある。「MC」は表示用メモリ13のリード・ライトを制御
する命令である。In FIG. 13, “RU” is an instruction that specifies a register connected to the UBA bus 3113. “RV” is an instruction that specifies a register connected to the VBA bus 3114. "RW" is WB
This is an instruction that specifies a register in which data on the A bus 3115 is written. "FUNCA" is the arithmetic logic unit for A unit 3
This is an instruction that specifies the operation of 110. “SFT” is an instruction to specify the shift mode of the shifter (SFTA) attached to the lease latch 3108. "ADF-L" is an instruction for designating the lower 4 bits of the next address returned to the microprogram address register 110. “AC” is an instruction that controls the next address of the micro instruction. "ADF-H" is an instruction for designating the upper 6 bits of the next address returned to the microprogram address register 110. Also, # 4 ~
The upper 6 bits of the address cannot be updated by each microinstruction # 7. "FUNCB" is the arithmetic unit 3202 of B unit.
Is an instruction to specify the calculation mode of. “ECD” is an instruction that specifies the execution condition of the operation. “BCD” is an instruction that specifies a branch condition. "FLAG" is the flag register 210
This is an instruction that specifies the reflection of the flag to the. “V” is an instruction for designating whether or not the accessibility of the display memory 13 is tested. “FIFO” is an instruction that controls reading and writing to the FIFO 400. "LITERAL" is an instruction that specifies 8-bit literal data. “LC” is an instruction that specifies the generation mode of literal data. "FF" is an instruction to control the special flip-flop set and reset of each part. “S” is an instruction that specifies selection of the code flag. “MC” is an instruction for controlling read / write of the display memory 13.
「DR」はパターンRAMの走査を制御する命令である。「B
C」はＢユニツトの算術演算器3202への入力経路を制御
する命令である。“DR” is an instruction that controls the scanning of the pattern RAM. "B
“C” is an instruction for controlling the input path to the arithmetic unit 3202 of the B unit.
「RB」はＢユニツトの読み出し、書込みレジスタを選択
する命令である。"RB" is an instruction to select a B unit read / write register.
マイクロ命令は上述の命令を有しており、これにより制
御装置20が演算装置30を制御する。The micro-instruction has the above-mentioned instruction, by which the control device 20 controls the arithmetic device 30.
尚、リターンアドレスレジスタ120はサブルーチンの戻
り番地を記憶する。フラグレジスタ210は種々の条件フ
ラグを記憶する。パターンメモリ220は図形処理に用い
る基本パターンを記憶する。The return address register 120 stores the return address of the subroutine. The flag register 210 stores various condition flags. The pattern memory 220 stores a basic pattern used for graphic processing.
それでは、画像データのメモリ格納する動作について説
明するが、その前に本実施例で用いる各データのビツト
レイアウトについて説明する。The operation of storing the image data in the memory will be described, but before that, the bit layout of each data used in this embodiment will be described.
まず、グラフイツクモードについて説明する。First, the graphic mode will be described.
本実施例では、コマンド制御レジスタ230に記憶された
グラフイツクビツトモード（GBM）の指定に従つて５種
類の異なる動作モードを選択できる。In the present embodiment, five different operation modes can be selected according to the designation of the graphic bit mode (GBM) stored in the command control register 230.
第９図には各モードにおける表示用メモリの１語のビツ
ト構成が示されている。FIG. 9 shows the bit structure of one word of the display memory in each mode.
（ａ）.1ビツト／画素モード（GBM＝“000"） これは、白黒画像のように１画素を１ビツトで表現する
場合に用いるモードであり、表示用メモリの１語には連
続する16画素のデータが格納されることになる。(A). 1 bit / pixel mode (GBM = "000") This is a mode used when expressing 1 pixel with 1 bit like a black and white image. The pixel data will be stored.
（ｂ）.2ビツト／画素モード（GBM＝001） これは、１画素を２ビツトで表現するものであり、４色
または４階調までの表示に用いることができる。したが
つて、表示用メモリ13の１語には連続する８画素のデー
タが格納できることになる。(B). 2 bit / pixel mode (GBM = 001) This represents one pixel with 2 bits and can be used for display of up to 4 colors or 4 gradations. Therefore, one word of the display memory 13 can store data of continuous 8 pixels.
（ｃ）.4ビツト／画素モード（GBM＝010） これは、１画素を４ビツトで表現するものであり、表示
用メモリの１語のデータには連続する４画素のデータが
格納できることになる。(C) .4 bit / pixel mode (GBM = 010) This represents one pixel with 4 bits, and one word data in the display memory can store continuous four pixel data. .
（ｄ）.8ビツト／画素モード（GBM＝011） これは、１画素を８ビツトで表現するものであり、表示
用メモリの１語には２画素分のデータが格納することが
できる。(D) .8 bit / pixel mode (GBM = 011) This represents one pixel with 8 bits, and one word of the display memory can store data for two pixels.
（ｅ）.16ビツト／画素モード（GBM＝100） これは、１画素を16ビツトで表現するものであり、表示
用メモリの１語が１画素データに対応することになる。(E) 16-bit / pixel mode (GBM = 100) This represents one pixel in 16 bits, and one word in the display memory corresponds to one-pixel data.
次に、画素アドレスについて説明する。Next, the pixel address will be described.
第10図は、第９図の各モードに対応する画素アドレスを
説明するものである。物理アドレス演算部のレジスタ32
08ではメモリアドレスの下位に４ビツトを付加したビツ
トアドレス（物理アドレス）WADを管理している。下位
４ビツトの情報WADは、１語内の画素位置を指定するた
めに用いられ、各ビツト／画素モードに応じて動作す
る。図において、“＊”印は演算に無関係なビツトを示
している。FIG. 10 explains the pixel address corresponding to each mode of FIG. Physical address operation register 32
In 08, a bit address (physical address) WAD in which 4 bits are added to the lower order of the memory address is managed. The information WAD of the lower 4 bits is used to specify the pixel position within one word, and operates according to each bit / pixel mode. In the figure, the "*" mark indicates a bit unrelated to the calculation.
第11図は、前記（ｃ）項の「４ビツト／画素モード」を
例として表示用メモリの空間的な配置を示したものであ
る。メモリアドレスは図（Ａ）のメモリマツプに示すよ
うにリニアアドレスとして付けられており、これが図
（Ｂ）に示すような２次元画像として表示される。画面
の横軸は第７図の画面幅レジスタ（MW）3206に記憶され
ており、このMWは、画面の横幅が何ビツトで構成されて
いるかを示している。したがつて、４ビツト／画素モー
ドの場合では水平方向にMW/4画素が表示されることにな
る。また、４ビツトで１画素を表示しているので１語の
データの場合は、第11図（Ｃ）で示すように水平方向に
連続する４画素分のデータとして表示される。第７図の
オフセツト発生回路2001ではオフセツト値として“4"を
発生しオフセツトレジスタに記憶されている。したがつ
て、物理アドレスを水平方向に１画素分移動するにはオ
フセツト値を加減算すればよいことがわかる。また、垂
直方向に１画素分移動するにはレジスタ（MW）3206の値
を加減算すればよい。FIG. 11 shows the spatial arrangement of the display memory by taking the "4 bit / pixel mode" of the item (c) as an example. The memory address is given as a linear address as shown in the memory map of FIG. (A), and this is displayed as a two-dimensional image as shown in FIG. (B). The horizontal axis of the screen is stored in the screen width register (MW) 3206 in FIG. 7, and this MW indicates how many bits the horizontal width of the screen is composed of. Therefore, in the 4-bit / pixel mode, MW / 4 pixels are displayed in the horizontal direction. Since one pixel is displayed with four bits, the data of one word is displayed as data for four pixels which are continuous in the horizontal direction as shown in FIG. 11 (C). In the offset generation circuit 2001 of FIG. 7, "4" is generated as the offset value and stored in the offset register. Therefore, it is understood that the offset value may be added or subtracted to move the physical address by one pixel in the horizontal direction. Also, to move one pixel in the vertical direction, the value of the register (MW) 3206 may be added or subtracted.
以上のように本実施例で用いるデータのビツトレイアウ
トの例を説明した。The example of the bit layout of the data used in this embodiment has been described above.
次に、これらデータに用いて画像データを表示用メモリ
13に格納する動作を説明する。Next, the image data is used for these data and the display memory is used.
The operation of storing in 13 will be described.
外部の中央処理装置から送られてくる命令やパラメータ
等の制御データCDTは、一方でメモリ400に書き込まれる
と共に、他方では命令制御レジスタ230に書き込まれ
る。The control data CDT such as commands and parameters sent from the external central processing unit is written to the memory 400 on the one hand and to the command control register 230 on the other hand.
ここで、命令制御レジスタ230に記憶され指定されたグ
ラフイツクビットモード（GBM）が、例えば４ビツト/1
画素モード（GBM＝010）の場合について説明することに
する。Here, if the graphic bit mode (GBM) stored and specified in the instruction control register 230 is, for example, 4 bits / 1
The case of the pixel mode (GBM = 010) will be described.
命令制御レジスタ230によつてグラフイツクビツトモー
ド（GBM）が４ビツト/1画素に指定されると、以後表示
用メモリ13内の１語のデータは第９図に示すように４ビ
ット毎に分割されたものとして取り扱われることにな
る。When the graphic bit mode (GBM) is designated to 4 bits / pixel by the instruction control register 230, the data of one word in the display memory 13 is divided into every 4 bits as shown in FIG. Will be treated as if
外部の中央処理装置からの命令やパラメータ等CDTは、
メモリ400に次々と格納される。該メモリ400に記憶され
たデータをＡユニツト310のFIFOバツフア3101に取り込
まれる。以下にＡユニツト310の動作を説明する。このF
IFOバツフア3101に取り込まれたデータは内部バス3113
との間でやり取りをし、それぞれ必要なレジスタに記憶
させる。こはバスからリースラツチ3109を介して論理演
算器3110に入力され所定の演算をされてその結果が一時
デイステネーシヨンラツチ（DLA）3111に格納される。
この結果は、汎用レジスタ3102に記憶される。この汎用
レジスタ3102にはパラメータのメータ座標空間での現在
の座標点を記憶している。CDT such as commands and parameters from external central processing unit
It is stored in the memory 400 one after another. The data stored in the memory 400 is fetched into the FIFO buffer 3101 of the A unit 310. The operation of the A unit 310 will be described below. This F
The data taken into the IFO buffer 3101 is the internal bus 3113.
It communicates with each other and stores them in the necessary registers. This is input from the bus to the logical operation unit 3110 via the lease latch 3109, a predetermined operation is performed, and the result is stored in the temporary destination latch (DLA) 3111.
The result is stored in the general register 3102. This general-purpose register 3102 stores the current coordinate point in the meter coordinate space of the parameter.
汎用レジスタ3102にある現在のＸ−Ｙ座標が読出しバス
3113,3114のいずれかから読み出されて、それが算出幅
現演算器（ALu）3110に入力される。この演算器（ALu）
3110にて演算された結果は、デイステイネーシヨンラツ
チ（DLA）3111、書込みバス3115を介して汎用レジスタ3
102に再び記憶される。これら一連の動作は第13図に示
すマイクロプログラムの命令に従つて実行されることに
なる。The current XY coordinates in general-purpose register 3102 are read by the bus
It is read from either 3113 or 3114, and is input to the calculation range current arithmetic unit (ALu) 3110. This arithmetic unit (ALu)
The result calculated by the 3110 is transferred to the general-purpose register 3 via the destination latch (DLA) 3111 and the write bus 3115.
It is stored again in 102. These series of operations are executed in accordance with the instructions of the microprogram shown in FIG.
また、書込みバス3115上のデータは領域管理レジスタ31
03及び3105に入力される。かかる領域管理レジスタ3103
及び3105に入力されたデータは領域判定比較器3104で比
較される。これらデータから比較器3104では、Ｘ軸の最
小値か又はＸ軸最大値かが、Ｙ軸の最小値又はＹ軸の最
大値かが判定され、その判定結果はフラツグレジスタ21
0に送られる。Data on the write bus 3115 is stored in the area management register 31.
Input to 03 and 3105. Such area management register 3103
And the data input to 3105 are compared by the area determination comparator 3104. From these data, the comparator 3104 determines whether the minimum value of the X-axis or the maximum value of the X-axis, the minimum value of the Y-axis or the maximum value of the Y-axis, and the determination result is the flag register 21.
Sent to 0.
さらに、書込みバス3115のデータは終了点レジスタ3106
に記憶され、これを介して終了判定比較器3107に入力さ
れる。終了判定比較器3107では、あらかじめこの比較器
3107に記憶されたＸ軸及びＹ軸の終了点と、上記データ
とを比較し、その終了点と上記データとが一致している
か否かの検出を行なう。その比較検出結果はフラツグレ
ジスタ210に反映される。In addition, the data on the write bus 3115 is transferred to the end point register 3106.
And is input to the end determination comparator 3107 via this. In the end judgment comparator 3107, this comparator is
The X-axis and Y-axis end points stored in 3107 are compared with the above data, and it is detected whether or not the end point and the above data match. The comparison detection result is reflected in the flag register 210.
上述したように比較器3104及び3107、演算器3110の結果
はフラツグレジスタ210に集められて、マイクロ命令デ
コーダ200に入力され、マイクロプログラムの流れを変
えることに用いられることになる。As described above, the results of the comparators 3104 and 3107 and the arithmetic unit 3110 are collected in the flag register 210 and input to the micro instruction decoder 200, which is used to change the flow of the micro program.
以上のようにＡユニツト310は動作して、パラメータで
与えられたＸ−Ｙ座標値を解読して、それぞれ例えば線
を引くとか、円を書くとかの命令解釈をするのである。As described above, the A unit 310 operates to interpret the XY coordinate values given by the parameters and interpret the commands such as drawing a line or writing a circle, respectively.
次に、Ｂユニツト320の動作について説明する。Next, the operation of the B unit 320 will be described.
Ａユニツト310で解釈されたデータはレジスタ3208に入
力される。レジスタ3208のデータが読出しバス3209及び
リースラツチ3204を介して演算器（ALL）3202に入力さ
れる。この演算器3202で演算された結果はデイステイネ
ーシヨンラツチ3201で一時記憶されて、各バス3113,311
4,3209及び3210に出力できる。ここでは、バス3210を経
由して該レジスタ3208に書込まれる。該レジスタ3208
は、16ビット１ワードのものが２本で１語構成になつて
おり、合計32ビツト１語で物理アドレスを記憶する。該
レジスタ3208は前記32ビツトのレジスタが３種あり、３
種のデータを記憶することができる。すなわち、該レジ
スタ3208のレジスタDPが現在の描画点Ｘ−Ｙに対応する
実際の描画点の物理アドレスを記憶する。しかして、Ａ
ユニツト310のレジスタ3102のXY座標が移動すると、こ
れに対応してレジスタDPの物理アドレスが移動する。The data interpreted by the A unit 310 is input to the register 3208. The data of the register 3208 is input to the arithmetic unit (ALL) 3202 via the read bus 3209 and the lease latch 3204. The result calculated by the arithmetic unit 3202 is temporarily stored in the daylighting latch 3201 and is stored in each bus 3113, 311.
Can output to 4,3209 and 3210. Here, it is written to the register 3208 via the bus 3210. The register 3208
The two 16-bit one-words are made up of one word, and the physical address is stored in one word of 32 bits in total. The register 3208 has three types of the above 32 bit registers, and 3
Species data can be stored. That is, the register DP of the register 3208 stores the physical address of the actual drawing point corresponding to the current drawing point XY. Then, A
When the XY coordinate of the register 3102 of the unit 310 moves, the physical address of the register DP moves correspondingly.
物理アドレスを変更することは、Ｘ軸方向については元
の物理アドレスに可変設定可能な所定の値（オフセツト
値×移動したい点までの値）を加減算すればよく、また
Ｙ軸方向は所定の値を加減算すればよい。すなわち、該
レジスタ2001によつて指定された画像モードに基づいて
オフセツトレジスタ3205には、画素アドレスを水平方向
に１画素分移動する際の定数が設定される。この定数と
データとを演算器3202で演算することにより水平方向の
移動物理アドレスが算出される。例えば、画素モードが
「１ビツト／画素モード」のときは定数は１でよく、１
画素移動させると１ビツトずれるだけである。これが
「４ビツト／画素モード」のときは定数は４となり、１
画素移動させると４ビツト分ずれることになる。The physical address can be changed by adding or subtracting a predetermined value (offset value x value up to the point to be moved) variably set to the original physical address in the X-axis direction, and a predetermined value in the Y-axis direction. Should be added or subtracted. That is, a constant for moving the pixel address by one pixel in the horizontal direction is set in the offset register 3205 based on the image mode designated by the register 2001. The moving physical address in the horizontal direction is calculated by calculating the constant and the data in the calculator 3202. For example, when the pixel mode is "1 bit / pixel mode", the constant may be 1.
When the pixel is moved, it is shifted by one bit. When this is "4 bit / pixel mode", the constant is 4 and 1
When the pixel is moved, it is shifted by 4 bits.
また、ここで垂直に１画素分移動させるためには、画面
幅レジスタ3206に設定された定数を用いて演算すれば、
１画素分の移動可能となる。もちろん例えば、４画素分
移動させるには、４ビツト分を加えればその分移動する
ことになる。In addition, in order to move vertically by one pixel, calculation is performed using the constant set in the screen width register 3206,
It becomes possible to move one pixel. Of course, for example, in order to move by 4 pixels, if 4 bits are added, it will move by that amount.
そして、以上のようにＢユニツト320は動作して上記Ａ
ユニツト310で決定されるＸ−Ｙ座標に対応して実際の
物理アドレスを得るのである。Then, as described above, the B unit 320 operates and the above A
The actual physical address is obtained corresponding to the XY coordinates determined by the unit 310.
最後に、Ｃユニツト330の動作について説明する。Finally, the operation of the C unit 330 will be described.
Ｃユニツト330は第11図に示す表示用メモリ13に対して
出力バス3312と入力バス3313とで接続されている。出力
バス3312にはＣユニツト330からまずアドレス情報ADが
出力され、次いでデータDTが出力される。The C unit 330 is connected to the display memory 13 shown in FIG. 11 by an output bus 3312 and an input bus 3313. The address information AD is first output from the C unit 330 to the output bus 3312, and then the data DT is output.
まず、アドレス情報ADはＢユニツト320を経由し、かつU
BBバス3209を介してメモリアドレスレジスタ3311に書込
まれ、メモリアドレスレジスタ3311の（MARL）及び（MA
RH）に記憶される。このレジスタ3311に記憶されたメモ
リアドレスが出力バス3312を介して表示用メモリ13に送
られると、表示用メモリ13から入力バス3313を介して該
メモリ13の指定された１語の表示用データDTが読み出さ
れる。読み出された表示用データDTは読出しデータバツ
フア3310に記憶される。ここで表示用データDTが図形を
描く場合は演算器3305に入力される。First, the address information AD passes through the B unit 320 and U
It is written to the memory address register 3311 via the BB bus 3209, and (MARL) and (MARL) of the memory address register 3311 are written.
RH). When the memory address stored in the register 3311 is sent to the display memory 13 via the output bus 3312, the display data DT of the designated word in the memory 13 is sent from the display memory 13 via the input bus 3313. Is read. The read display data DT is stored in the read data buffer 3310. Here, when the display data DT draws a figure, it is input to the calculator 3305.
次に、マスクレジスタ3303からのマスク情報（１語のう
ちのどのビツトをマスクするかを指定する情報）を演算
器3305に入力する。尚、マスク情報は、WBBバス3201か
ら直接書込まれるレジスタ（CMSK）、または１語内のア
ドレスデコーダ2002によつて生成されるデータを記憶す
るレジスタ（GMSK）から送出される。Next, the mask information from the mask register 3303 (information designating which bit of one word is masked) is input to the calculator 3305. The mask information is sent from the register (CMSK) directly written from the WBB bus 3201 or the register (GMSK) that stores the data generated by the address decoder 2002 in one word.
加えて、色情報をカラーレジスタ3302で選択して演算器
3305に与える。そして、演算器3305では、上記データD
T、マスク情報及び色情報に基づいて論理演算して、そ
の演算結果を書込みレジスタ3306に出力する。尚、色情
報及びパターン情報は、パターンカウンタ3308及び描画
パターンレジスタ3309で形成されたアドレス信号によつ
て指定されることにより、パターンRAM220からパターン
RAMバツフア3307に記憶される。これをカラーレジスタ3
300に取り込んだり、または直接演算器3305に入力す
る。In addition, select color information with the color register 3302 and
Give to 3305. Then, in the arithmetic unit 3305, the data D
A logical operation is performed based on T, mask information, and color information, and the operation result is output to the write register 3306. The color information and the pattern information are specified by the address signal formed by the pattern counter 3308 and the drawing pattern register 3309, and the pattern information is read from the pattern RAM 220.
Stored in RAM buffer 3307. This is color register 3
Input to 300 or input directly to the calculator 3305.
このようにＣユニツト330は動作して色情報に対して変
換処理することになる。In this way, the C unit 330 operates to perform conversion processing on color information.
次に描画演算の手法を説明する。第12図は４ビツト／画
素モードの場合の１画素の描画演算の流れを模式的に示
したものである。Next, a drawing calculation method will be described. FIG. 12 schematically shows the flow of a drawing operation for one pixel in the 4-bit / pixel mode.
描画パターンレジスタ3309及びパターンレジスタ3308で
指定されたアドレスによりパターンRAM220から描画カラ
ーデータ（C0,C1）が読み出され、パターンRAMバツフア
3307を介してカラーレジスタ3302に記憶させる。また、
表示用メモリ13から読出したデータ（（Ca,Cb,Cc,Cd）
は読出しデータバツフア3310に記憶される。これにカラ
ーデータ及びデータなどは、それぞれ４ビツトの色情報
あるいは階調情報である。パターンメモリ220からは１
ビツトのパターン情報が読出されており、そのデータの
“0",“1"に応じてカラーレジスタ０またはカラーレジ
スタ１が選択され論理演算器3305に供給される。メモリ
アドレスレジスタ3311に記憶された物理アドレス情報の
下位４ビツトは図では“10＊＊”となつており、この情
報は１語内アドレスデコーダ2002を得てマスタレジスタ
3303でマスク情報GMSKを発生する。一方、メモリアドレ
スレジスタ3311の下位４ビツトを除く上位フイールドは
表示用メモリアドレスとして出力され表示用メモリ13の
１語が読出される。論理演算器3305ではマスクレジスタ
3303のGMSKの“1"のビツトで指定された部分にのみ論理
演算が施され書込みデータCyを得て書込みバツフア3306
に記憶させる。ここで、演算器3305の論理演算の種類と
しては、カラーレジスタの値への置き換え、論理演算
（AND,OR,EOR）、条件付描画（読出しカラーが所定の条
件を満足する場合のみ描画）などがある。ビツト／画素
モードが他のモードの場合には発生されるGMSK情報が異
なるのみで同様の演算が施される。しかして、再びアド
レス情報AD及びデータDTの順にアドレスレジスタ3311及
びレジスタ3306から出力バス3312に送出され表示用メモ
リ13の所定のアドレスに書き込まれる。The drawing color data (C0, C1) is read from the pattern RAM 220 at the address specified by the drawing pattern register 3309 and the pattern register 3308, and the pattern RAM buffer is read.
The color register 3302 is stored via the 3307. Also,
Data read from the display memory 13 ((C a , C b , C c , C d ).
Are stored in the read data buffer 3310. The color data and the data are 4-bit color information or gradation information. 1 from pattern memory 220
The bit pattern information is read out, and the color register 0 or the color register 1 is selected according to "0" or "1" of the data and is supplied to the logical operation unit 3305. The lower 4 bits of the physical address information stored in the memory address register 3311 are "10 **" in the figure, and this information is obtained in the intra-word address decoder 2002 to obtain the master register.
At 3303, mask information GMSK is generated. On the other hand, the upper field except the lower 4 bits of the memory address register 3311 is output as a display memory address and one word of the display memory 13 is read. Mask register in the logical operation unit 3305
The logical operation is performed only on the portion specified by the 1 bit of GMSK of 3303 to obtain write data Cy and write buffer 3306
To memorize. Here, as the types of logical operations of the arithmetic unit 3305, replacement with color register values, logical operations (AND, OR, EOR), conditional drawing (drawing only when the read color satisfies a predetermined condition), etc. There is. When the bit / pixel mode is another mode, the same calculation is performed except that the generated GMSK information is different. Then, again, the address information AD and the data DT are sent in order from the address register 3311 and the register 3306 to the output bus 3312 and written to a predetermined address of the display memory 13.
このように本実施例によれば、１回の読出し、更新・書
込み処理によつて１度に１画素分のデータを更新できる
ため、処理効率のよい描画が可能となる。また、16ビツ
ト／画素モード以外の場合にも、複数画素のデータを16
ビツト長に詰め込んで処理するため、メモリの使用効率
が良く、他の機器と表示用メモリ間のデータ転送効率も
良い。さらに、本実施例では画素当りのビツト長の異な
る５種類に対する動作モードを設けているため汎用性の
高い構成となつている。As described above, according to the present embodiment, the data for one pixel can be updated at once by one reading and updating / writing process, so that it is possible to perform drawing with high processing efficiency. In addition, even in modes other than 16-bit / pixel mode, 16-bit
Since the processing is performed by packing the bit length, the memory usage efficiency is good, and the data transfer efficiency between other devices and the display memory is also good. Further, in this embodiment, the operation mode is provided for five types having different bit lengths per pixel, so that the configuration is highly versatile.
以上詳細に説明したように、本発明によれば、１回の読
出し、更新・書込み処理によつて１画素分の全データを
変更できるので、描画処理を高速化できるという効果が
ある。As described in detail above, according to the present invention, all the data for one pixel can be changed by one read, update, and write process, so that the drawing process can be speeded up.
第１図及び第２図は従来の図形処理装置を示すブロツク
図、第３図は本発明に係る図形処理装置が適用される装
置を示すブロツク図、第４図は本発明に係る図形処理装
置の実施例を示すブロツク図、第５図は同実施例が適用
される表示装置を示すブロツク図、第６図乃至第８図は
第４図の図形処理装置の詳細を示すブロツク図、第９図
は同実施例で用いる表示用データのビツトレイアウトを
示す説明図、第10図は同実施例で用いる画素アドレスの
ビツトレイアウトを示す説明図、第11図は画像メモリと
表示装置間の構成を示すブロツク図、第12図は同実施例
の描画演算動作を説明するために示す説明図、第13図は
同実施例で用いるマクロ命令の形式を示す説明図であ
る。 20…制御装置、30…演算装置、300…演算制御装置、310
…論理アドレス演算部、320…物理アドレス演算部、330
…カラーデータ演算部、2002…１語内アドレスデコー
ダ。1 and 2 are block diagrams showing a conventional graphic processing apparatus, FIG. 3 is a block diagram showing an apparatus to which the graphic processing apparatus according to the present invention is applied, and FIG. 4 is a graphic processing apparatus according to the present invention. FIG. 5 is a block diagram showing a display device to which the same embodiment is applied, FIGS. 6 to 8 are block diagrams showing details of the graphic processing device of FIG. 4, and FIG. FIG. 10 is an explanatory diagram showing a bit layout of display data used in the same embodiment, FIG. 10 is an explanatory diagram showing a bit layout of pixel addresses used in the same embodiment, and FIG. 11 shows a configuration between an image memory and a display device. The block diagram shown in FIG. 12, FIG. 12 is an explanatory diagram shown for explaining the drawing operation of the same embodiment, and FIG. 13 is an explanatory diagram showing the format of the macro instruction used in the same embodiment. 20 ... Control device, 30 ... Arithmetic device, 300 ... Arithmetic control device, 310
... logical address operation unit, 320 ... physical address operation unit, 330
... Color data operation unit, 2002 ... In-word address decoder.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶原 久志 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (56)参考文献 特開 昭56−31154（ＪＰ，Ａ) 特開 昭57−53784（ＪＰ，Ａ) 特開 昭58−187995（ＪＰ，Ａ) 特開 昭53−29033（ＪＰ，Ａ) 特開 昭57−127980（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hisashi Kajiwara 3-2-1, Sachimachi, Hitachi City, Ibaraki Pref. Within Hitachi Engineering Co., Ltd. (56) Reference JP-A-56-31154 (JP, A) JP-A-57-53784 (JP, A) JP-A-58-187995 (JP, A) JP-A-53-29033 (JP, A) JP-A-57-127980 (JP, A)
Claims (30)
し、データのアクセス単位である１ワード内に上記１画
素データを複数まとめて配置して１ワードの画像データ
を構成し、上記画像データを複数保持するメモリ手段を
上記１ワード単位にアクセスするために、上記１ワード
の画像データを指定するメモリアドレスによって指定さ
れる上記画像データを上記メモリ手段から読み出し、上
記メモリアドレスによって指定された上記１ワードの画
像データ内の所定のビットを指定する画素アドレスによ
って所定のビットを指定し、上記指定されたビットを画
像データの処理に関する命令に従って処理し、上記処理
されたビットを含む１ワードの画像データを上記メモリ
手段に書き込む画像データ処理手段を有することを特徴
とする画像データ処理装置。1. Pixel data is composed of a plurality of bits, and a plurality of the pixel data are arranged in a word, which is an access unit of the data, to form one word of image data. In order to access the memory means for holding in 1-word units, the image data designated by the memory address designating the 1-word image data is read from the memory means and the 1-word designated by the memory address is read. Of the image data of 1 word is designated by a pixel address for designating a predetermined bit of the image data, the designated bit is processed in accordance with an instruction relating to processing of the image data, and 1-word image data including the processed bit is processed. Image data processing characterized by having image data processing means for writing in the memory means Apparatus.
数を変えることによって、上記１ワードに含まれる画素
データの数を変更することを特徴とする画像データ処理
装置。2. The image data according to claim 1, wherein the number of pixel data included in the one word is changed by changing the number of bits forming one pixel data. Image data processing device.
で、上記画素アドレスを変更することを特徴とする画像
データ処理装置。3. The image data processing device according to claim 2, wherein the pixel address is changed by changing the number of pixel data included in the one word.
の数を変えることによって、１つの上記画像データを構
成するビット数を変更することを特徴とする画像データ
処理装置。4. The image data according to claim 1, wherein the number of bits forming one image data is changed by changing the number of pixel data included in the one word. Image data processing device.
とで、上記画素アドレスを変更することを特徴とする画
像データ処理装置。5. The image data processing device according to claim 4, wherein the pixel address is changed by changing the number of bits forming the one pixel data.
か１項において、 上記画像データ処理手段は、上記画像データの上記メモ
リアドレスと上記画素アドレスを保持するレジスタと、
上記画像データを水平方向に移動するために１画素デー
タを構成するビット数に基づく第１のオフセットを保持
する第１のオフセットレジスタと、上記画像データを垂
直方向に移動するために画面幅を構成する画素数に基づ
く第２のオフセットを保持する第２のオフセットレジス
タと、上記レジスタと上記第１のオフセットレジスタと
上記第２のオフセットレジスタに保持されたデータを用
いて演算して移動先のメモリアドレスと画素アドレスを
演算することを特徴とする画像データ処理装置。6. The image data processing means according to claim 1, wherein the image data processing means includes a register that holds the memory address and the pixel address of the image data.
A first offset register for holding a first offset based on the number of bits forming one pixel data for moving the image data in the horizontal direction, and a screen width for moving the image data in the vertical direction A second offset register for holding a second offset based on the number of pixels to be operated, data stored in the register, the first offset register, and the second offset register, and a destination memory An image data processing device characterized by calculating an address and a pixel address.
か１項において、 上記メモリアドレスによって指定される画像データの中
の上記画素アドレスで示されるビットは、少なくとも１
つの画素データを構成する複数ビットであることを特徴
とする画像データ処理装置。7. The bit defined by the pixel address in the image data specified by the memory address according to claim 1, wherein the bit indicated by the pixel address is at least 1.
An image data processing device having a plurality of bits constituting one pixel data.
か１項において、 上記画像データ処理手段は、上記メモリアドレスと上記
画素アドレスとから物理アドレスを生成し、上記物理ア
ドレスによって画像データを処理することを特徴とする
画像データ処理装置。8. The image data processing means according to claim 1, wherein the image data processing means generates a physical address from the memory address and the pixel address, and an image is generated by the physical address. An image data processing device characterized by processing data.
か１項において、 上記画素アドレスは、上記画像データの所定ビットを指
定するための１ワード内のビット位置を指定するマスク
情報であることを特徴とする画像データ処理装置。9. The mask information according to any one of claims 1 to 8, wherein the pixel address is mask information for specifying a bit position within one word for specifying a predetermined bit of the image data. An image data processing device characterized by:
ドして画像データに関する処理を実行するための制御を
行う制御手段と、 上記制御手段の制御信号に応じて、上記画像データに関
する処理を行うべき画像処理点の論理アドレスを保持
し、上記論理アドレスを演算処理する論理アドレス処理
手段と、 複数ビットによって１画素データを構成し、データのア
クセス単位である１ワード内に上記１画素データを複数
まとめて配置して１ワードの画像データを構成し、上記
画像データを複数保持するメモリ手段に格納されている
上記画像データを指定するメモリアドレスと、上記メモ
リアドレスによって指定された１ワード内の所定ビット
を指定する画素アドレスとに、上記論理アドレス処理手
段から得られた論理アドレスを変換する物理アドレス処
理手段と、 上記１ワード単位にアクセスするために、上記１ワード
の画像データを指定するメモリアドレスによって指定さ
れる上記画像データを上記メモリ手段から読み出し、上
記メモリアドレスによって指定された上記１ワードの画
像データ内の所定のビットを指定する画素アドレスによ
って所定のビットを指定し、上記指定されたビットを画
像データの処理に関する命令に従って処理し、上記処理
されたビットを含む１ワードの画像データを上記メモリ
手段に書き込む画像データ処理手段とを有することを特
徴とする画像データ処理装置。10. A control means for performing a control for decoding a command related to processing of image data to execute processing related to image data, and an image to be processed according to the control signal of the control means. A logical address processing unit that holds a logical address of a processing point and performs arithmetic processing on the logical address, and 1 pixel data is configured by a plurality of bits, and the 1 pixel data is grouped in a word that is an access unit of data. Arranged to form one-word image data, a memory address for designating the image data stored in a memory means for holding a plurality of the image data, and a predetermined bit in one word designated by the memory address are provided. A physical address for converting the logical address obtained from the logical address processing means into a designated pixel address. Memory processing means, and in order to access in units of 1 word, the image data specified by a memory address specifying the image data of 1 word is read from the memory means, and the 1 word specified by the memory address is read. Of the image data of 1 word is designated by a pixel address for designating a predetermined bit of the image data, the designated bit is processed in accordance with an instruction relating to processing of the image data, and 1-word image data including the processed bit is processed. An image data processing device, comprising: image data processing means for writing in the memory means.
令をデコードし、上記デコードした内容に応じて１つの
画素データを構成するビット数を変えることを特徴とす
る画像データ処理装置。11. The apparatus according to claim 10, wherein the control means decodes an instruction relating to the processing of the image data, and changes the number of bits constituting one pixel data according to the decoded content. Image data processing device.
とで、上記画素アドレスを変更することを特徴とする画
像データ処理装置。12. The image data processing device according to claim 11, wherein the pixel address is changed by changing the number of bits forming the one pixel data.
令をデコードし、上記デコードした内容に応じて上記１
ワードに含まれる画素データの数を変更することを特徴
とする画像データ処理装置。13. The apparatus according to claim 10, wherein the control means decodes an instruction relating to the processing of the image data, and the instruction according to the decoded contents is executed.
An image data processing device, characterized in that the number of pixel data included in a word is changed.
で、上記画素アドレスを変更することを特徴とする画像
データ処理装置。14. The image data processing device according to claim 13, wherein the pixel address is changed by changing the number of pixel data included in the one word.
れか１項において、 上記制御手段は、上記画像データ処理装置の外部から与
えられる画像データの処理に関する命令を保持する命令
メモリ手段を有し、上記命令メモリ手段に保持された命
令をデコードして画像データの処理に関する処理を実行
するための制御を行うことを特徴とする画像データ処理
装置。15. The instruction memory means according to any one of claims 10 to 14, wherein the control means holds an instruction relating to processing of image data given from outside the image data processing device. An image data processing apparatus, comprising: a control unit configured to decode an instruction stored in the instruction memory unit to execute processing related to image data processing.
れか１項において、 上記メモリアドレスによって指定される画像データの中
の上記画素アドレスで示されるビットは、少なくとも１
つの画素データを構成する複数ビットであることを特徴
とする画像データ処理装置。16. The bit indicated by the pixel address in the image data specified by the memory address according to claim 10, wherein the bit indicated by the pixel address is at least 1.
An image data processing device having a plurality of bits constituting one pixel data.
れか１項において、 上記物理アドレス処理手段は、上記処理を行うべき画像
処理点のメモリアドレスと画素アドレスとを保持するレ
ジスタと、上記処理を行うべき画像処理点を水平方向に
移動するために１画素データを構成するビット数に基づ
く第１のオフセットを保持する第１のオフセットレジス
タと、上記処理を行うべき画像処理点を垂直方向に移動
するために画面幅を構成する画素数に基づく第２のオフ
セットを保持する第２のオフセットレジスタと、上記レ
ジスタと上記第１のオフセットレジスタまたは上記第２
のオフセットレジスタに保持されたデータを用いて演算
して移動先のメモリアドレスと画素アドレスとを演算す
る物理アドレス演算手段とを有することを特徴とする画
像データ処理装置。17. The register according to any one of claims 10 to 16, wherein the physical address processing means holds a memory address and a pixel address of an image processing point on which the processing is to be performed. , A first offset register for holding a first offset based on the number of bits forming one pixel data for moving the image processing point to be subjected to the above processing in the horizontal direction, and the image processing point to be subjected to the above processing. A second offset register for holding a second offset based on the number of pixels forming the screen width for moving in the vertical direction, the register and the first offset register or the second
An image data processing device, comprising: a physical address calculating unit that calculates a memory address and a pixel address of a moving destination by using the data held in the offset register.
れか１項において、 上記物理アドレス処理手段は上記メモリアドレスと上記
画素アドレスとから物理アドレスを生成し、上記画像デ
ータ処理手段は上記物理アドレスによって画像データを
処理することを特徴とする画像データ処理装置。18. The physical address processing means according to any one of claims 10 to 17, wherein the physical address processing means generates a physical address from the memory address and the pixel address, and the image data processing means An image data processing device, wherein image data is processed by the physical address.
れか１項において、 上記画素アドレスは、上記画像データの所定ビットを指
定するための１ワード内のビット位置を指定するマスク
情報であることを特徴とする画像データ処理装置。19. The mask information according to any one of claims 10 to 18, wherein the pixel address specifies a bit position within one word for specifying a predetermined bit of the image data. An image data processing device characterized by:
し、データのアクセス単位である１ワード内に上記１画
素データを複数まとめて配置して１ワードの画像データ
を構成し、上記画像データを複数保持するメモリ手段を
アクセスして上記画像データ処理する画像データ処理方
法であって、 上記１ワード単位にアクセスするために、上記１ワード
の画像データを指定するメモリアドレスによって指定さ
れる上記画像データを上記メモリ手段から読み出し、上
記メモリアドレスによって指定された上記１ワードの画
像データ内の所定のビットを指定する画素アドレスによ
って所定のビットを指定し、上記指定されたビットを画
像データの処理に関する命令に従って処理し、上記処理
されたビットを含む１ワードの画像データを上記メモリ
手段に書き込むことを特徴とする画像データ処理方法。20. One pixel data is composed of a plurality of bits, and a plurality of the one pixel data are arranged in one word which is an access unit of the data to form one word of image data. An image data processing method for accessing the holding memory means to process the image data, wherein the image data designated by a memory address designating the image data of one word is accessed in order to access the one word unit. A specified bit is specified by a pixel address which is read from the memory means and specifies a specified bit in the image data of one word specified by the memory address, and the specified bit is specified in accordance with an instruction relating to processing of the image data. The one-word image data including the processed bit is processed by the memory means. A method for processing image data, which comprises:
って、上記１ワードに含まれる画素データの数を変更す
ることを特徴とする画像データ処理方法。21. The image data processing method according to claim 20, wherein the number of pixel data included in the one word is changed by changing the number of bits forming one pixel data. .
で、上記画素アドレスを変更することを特徴とする画像
データ処理方法。22. The image data processing method according to claim 21, wherein the pixel address is changed by changing the number of pixel data included in one word.
よって、１つの上記画素データを構成するビット数を変
更することを特徴とする画像データ処理方法。23. The image data processing according to claim 20, wherein the number of bits of pixel data included in one word is changed to change the number of bits constituting one pixel data. Method.
とで、上記画素アドレスを変更することを特徴とする画
像データ処理方法。24. The image data processing method according to claim 23, wherein the pixel address is changed by changing the number of bits forming the one pixel data.
れか１項において、 上記メモリアドレスと上記画素アドレスの処理は、処理
の対象となっている画像データのメモリアドレスと画素
アドレスの値を保持し、上記画像データを水平方向に移
動するために１画素データを構成するビット数に基づく
第１のオフセット値を保持し、上記画像データを垂直方
向に移動するために画面幅を構成する画素数に基づく第
２のオフセット値を保持し、保持されている上記メモリ
アドレスと画素アドレスの値と上記第１のオフセット値
と上記第２のオフセット値を用いて演算して移動先のメ
モリアドレスと画素アドレスの値を演算して画像データ
の処理を行うことを特徴とする画像処理方法。25. The processing of the memory address and the pixel address according to any one of claims 20 to 24, wherein the processing of the memory address and the pixel address of the image data to be processed is performed. A value is held and a first offset value based on the number of bits forming one pixel data to move the image data in the horizontal direction is held, and a screen width is set to move the image data in the vertical direction. A second offset value based on the number of pixels to be stored, and the memory of the destination is calculated by using the stored memory address and pixel address value, the first offset value, and the second offset value. An image processing method characterized in that the values of an address and a pixel address are calculated to process image data.
れか１項において、 上記メモリアドレスによって指定される画像データの中
の上記画素アドレスで示されるビットは、少なくとも１
つの画素データを構成する複数ビットであることを特徴
とする画像処理方法。26. In any one of claims 20 to 25, the bit indicated by the pixel address in the image data specified by the memory address is at least 1
An image processing method comprising a plurality of bits constituting one pixel data.
れか１項において、 画像データの処理に関する命令をデコードして画像デー
タの処理に関する処理を実行するための制御信号を生成
し、 上記制御信号に応じて、上記メモリアドレスと上記画素
アドレスとを生成し、演算及び上記メモリアドレスと上
記画素アドレスが示す画像データの処理を行うことを特
徴とする画像データ処理方法。27. In any one of claims 20 to 26, a control signal for decoding an instruction related to processing of image data to execute a processing related to processing of image data, An image data processing method, characterized in that the memory address and the pixel address are generated according to the control signal, and calculation and processing of image data indicated by the memory address and the pixel address are performed.
れか１項において、 上記画像データの処理に関する命令をメモリ部に保持
し、 上記保持された命令をデコードして画像データの処理に
関する処理を実行することを特徴とする画像データ処理
方法。28. The image data processing according to any one of claims 20 to 27, wherein an instruction related to the processing of the image data is held in a memory unit, and the held instruction is decoded to process the image data. An image data processing method, comprising:
れか１項において、 上記メモリアドレスと上記画素アドレスとから物理アド
レスを生成し、上記物理アドレスによって画像データを
処理することを特徴とする画像データ処理方法。29. The physical address according to any one of claims 20 to 28, wherein a physical address is generated from the memory address and the pixel address, and image data is processed by the physical address. Image data processing method.
れか１項において、 上記画素アドレスは、上記画像データの所定ビットを指
定するための１ワード内のビット位置を指定するマスク
情報であることを特徴とする画像データ処理方法。30. The mask information according to any one of claims 20 to 29, wherein the pixel address specifies a bit position within one word for specifying a predetermined bit of the image data. An image data processing method characterized by the following.
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-
1983
- 1983-12-26 JP JP58246986A patent/JPH06100911B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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