JPS60136793A - Image processor - Google Patents

Image processor

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JPS60136793A
JPS60136793A JP58246986A JP24698683A JPS60136793A JP S60136793 A JPS60136793 A JP S60136793A JP 58246986 A JP58246986 A JP 58246986A JP 24698683 A JP24698683 A JP 24698683A JP S60136793 A JPS60136793 A JP S60136793A
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Japan
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register
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data
display
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晃洋 桂
前島 英雄
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Hitachi Ltd
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Hitachi Engineering Co Ltd
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は図形処理装置に係り、特に1画素分のデータの
更新処理について、メモリから読み出し、これを更新し
、かつメモリに丹書き込みをする一連の処理をほぼ同時
に行なえるようにして処理速度を向上はせるに好適な画
像処理装置に関する。
[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a graphic processing device, and particularly relates to a process of updating data for one pixel, including a series of reading from a memory, updating the same, and repeatedly writing to the memory. The present invention relates to an image processing apparatus suitable for improving processing speed by performing two processes substantially simultaneously.

〔発明の背景〕[Background of the invention]

従来よジグラフイック処理機能を集積回路をもって実現
した図形処理装置としてri1′、1画素を1ビツトで
表現する単一色の図形表示データを処理するものが知ら
れていた。
Conventionally, as a graphic processing device which realizes a graphical processing function using an integrated circuit, there has been known a device called ri1', which processes single-color graphic display data in which one pixel is expressed by one bit.

第1図は、かかる従来の図形処理装置を多色又は多階調
の図形処理に応用した場合の例を示すブロック図である
FIG. 1 is a block diagram showing an example in which such a conventional graphic processing device is applied to multi-color or multi-gradation graphic processing.

第1図において、11け処理装置、12はアドレスデコ
ーダ、13は複数のメモリである。
In FIG. 1, there are 11 processing units, 12 an address decoder, and 13 a plurality of memories.

ここで、1つの処理装置11が出力するアドレス信号A
Dをアドレスデコーダ12でデコードし、複数ある表示
用メモリ13の所定のものを選択し、処理装+1fll
からのデータ化”tDTを、アドレス信号ADで指定さ
れたメモリ13の帯地に書き込むことになる。
Here, address signal A output by one processing device 11
D is decoded by the address decoder 12, a predetermined one of the plurality of display memories 13 is selected, and the processing device +1fll is
The data ``tDT'' from ``tDT'' is written in the area of the memory 13 specified by the address signal AD.

1だ、所定のメモリ13の所定の番地の記憶内容を薔き
替えたい場合は、1つの処理装置11が出力するアドレ
ス1言号ADをアドレスデコーダ12でデコードし、複
数ある表示用メモリ13の所定のものを選択し、かつ処
理装置11で指定した番地内のデータDTを処理装置1
1内に読み込み、これを更新して、再び同一メモリ13
の同一着地に誉き込むようにしている。
1. If you want to change the memory contents at a predetermined address in a predetermined memory 13, the address decoder 12 decodes one address word AD output by one processing device 11, and Select a predetermined item and send the data DT within the address specified by the processing device 11 to the processing device 1.
1, update it, and return to the same memory 13 again.
I try to admire the fact that they both land in the same place.

さらに、1つの処理装置11が出力するアドレス1g号
ADをアドレスデコーダ12でデコードし、複数ある表
示用メモリ13の所定のものを選択し、処理装置11か
らのアドレス信号ADK基づいて映像信号VDI 、V
D* l・・・・・・、V[)、を得て、これらを合b
H,図示しないディスプレイ装置で表示するものである
Further, the address decoder 12 decodes the address No. 1g AD outputted by one processing device 11, selects a predetermined one of the plurality of display memories 13, and based on the address signal ADK from the processing device 11, the video signal VDI, V
D*l..., V[), and combine them b
H. This is displayed on a display device (not shown).

しかしながら、このような装置によると、多色(n色)
又は多階)14 (n階調)の処理に際して同一の画像
処理をn回縁シ返したり、あるいは1ビツトの1画素を
表示するためにもn回繰り返して画像処理をする必要が
あった。
However, according to such a device, multicolor (n colors)
When processing 14 (n gradations), the same image processing had to be repeated n times, or it was necessary to repeat the image processing n times to display one pixel of 1 bit.

このため、2値画像処理に比較してn倍の処理時間が必
要となるという不都合があった。
For this reason, there is an inconvenience that n times as much processing time is required as compared to binary image processing.

捷た、第2図に示すように、n台の表示用メモリ13に
対して、それぞれ1台ずつの処理装置11をもって処理
するような方式も提案された。
As shown in FIG. 2, a system has also been proposed in which each of n display memories 13 is processed by one processing device 11.

このような方式によれば、処理時間は2値画像の場合と
ほぼ同程度となるものの、装置が大型化複雑化し、加え
て中央処理装置の負担が増大してしまうという不都合が
あった。
According to such a method, although the processing time is approximately the same as that for binary images, there are disadvantages in that the apparatus becomes larger and more complex, and the burden on the central processing unit increases.

さらに、このようガ処理を集積回路によって行なおうと
する場合には、端子数が過大となり実現が困難であると
いう不都合もあった。
Furthermore, when attempting to perform such a process using an integrated circuit, there is a problem in that the number of terminals becomes too large and implementation is difficult.

〔発明の目的〕[Purpose of the invention]

本発明は上記不都合な問題点に鑑みてなされたものであ
り、その目的は、1画素が複数ビットで表現される多色
あるいは多階調の場合にも2値画像の場合とほぼ同一の
処理速度で描画し得る図形処理装置を提供することKあ
る。
The present invention has been made in view of the above-mentioned disadvantages, and its purpose is to perform almost the same processing in the case of multi-color or multi-gradation images in which one pixel is expressed by multiple bits as in the case of binary images. It is an object of the present invention to provide a graphic processing device capable of drawing at high speed.

〔発明の概要〕[Summary of the invention]

上記目的を達成するために、本発明は、表示用メモリの
アドレスと表示用メモリ中の1語の表示用データ内の画
素位置とを指定する情報力1らなる画素アドレスを順次
算出し、前記算出された画素アドレスにおける表示用メ
モリのアドレス情報力λら表示用メモリ中の1飴の表示
データを読み出し、このように読み出された表示データ
に対して、前記画1A 7ドレスにおける■糸位置指定
情報を基にデコードして形成した指定画素位置に相当す
る複数ビット位置を指定する情報をもって、その表示用
データの所定の画素のビットにのみ描画論理演算し、か
かる論理演算した結果を再び前記表示用メモリに書き込
むようにしたことを特徴とするものである。
In order to achieve the above object, the present invention sequentially calculates pixel addresses consisting of information power 1 specifying an address of a display memory and a pixel position within one word of display data in the display memory, and The display data of 1 candy in the display memory is read out from the address information λ of the display memory at the calculated pixel address, and the ■ thread position in the picture 1A 7 dress is determined for the display data read out in this way. Using information specifying multiple bit positions corresponding to the specified pixel position formed by decoding based on the specified information, a drawing logical operation is performed only on the bits of a predetermined pixel of the display data, and the result of the logical operation is again used as described above. It is characterized in that it is written into a display memory.

本発明は、上述のようにしてなるので、2値画像の場合
と同一の処理速度をもって描画し得るものである。
Since the present invention is constructed as described above, it is possible to draw images at the same processing speed as in the case of binary images.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の好適な実施例を図面に基づいて説明する
が、その前に本発明の基礎となった事項につめて説明す
る。
DETAILED DESCRIPTION OF THE INVENTION Preferred embodiments of the present invention will be described below with reference to the drawings, but first, the basics of the present invention will be briefly described.

本発明の基礎となった事項を以下に説明する。The matters forming the basis of the present invention will be explained below.

本発明は次のようにしたものである。The present invention is as follows.

筺ず、第一に、1画素を、(a)1ビツトで表現するも
の、(b)2ビツトで表現するもの、(c)4ビツトで
表現するもの、(d)8ビツトで表現するもの、(e)
16ビツトで表現するもの、というように5通如の11
aI系モードを選択できるようにしたこと(第9図参照
)。
First of all, one pixel is (a) expressed with 1 bit, (b) expressed with 2 bits, (c) expressed with 4 bits, and (d) expressed with 8 bits. ,(e)
Something expressed in 16 bits, so 11 of the 5 ways.
It is now possible to select the aI mode (see Figure 9).

第二に、−系アドレスを採用したこと。しかして、この
画素アドレスは、表示用メモリのアドレスを指定するア
ドレス情1MADと、そのアドレスで指定された1語内
のどの位置かを指定する1語内アドレス情報WADとか
ら構成されていること(第10図参照)。
Second, --based addresses were adopted. Therefore, this pixel address is composed of address information 1MAD that specifies the address of the display memory, and intra-word address information WAD that specifies the position within one word specified by the address. (See Figure 10).

第三に、画素アドレス中のアドレス情報で指定された表
示用メモリアドレスンζおける1語の表示用データを表
示用メモリから読み出し、つぎr(画素アドレス中の1
宿内アドレス情報で指定された表示用データ中の所定の
ビット部分のみを書き替えし、それを再び表示用メモリ
の当該アドレス部に書き込むようにしたものであり、1
画素分の複数ビットデータを同時処理し得るようにした
ことにある。
Third, one word of display data at the display memory address ζ specified by the address information in the pixel address is read from the display memory, and then r (1 in the pixel address) is read.
This system rewrites only a predetermined bit part of the display data specified by the inn address information and writes it again to the corresponding address part of the display memory.
The reason is that multiple bit data for pixels can be processed simultaneously.

次に本発明の実施例について説明する。Next, examples of the present invention will be described.

また、以下では同一の符号は同一の対象を示すものとす
る。
Further, in the following description, the same reference numerals indicate the same objects.

第3図は本発明に係る図形処理装置が適用される装置の
例を示すブロック図である。
FIG. 3 is a block diagram showing an example of a device to which a graphic processing device according to the present invention is applied.

第3図r(おいて、図形処理装置は、表示用メモリ13
内3の表示データを書き込み、書替及び読み出し制御す
る演算装置30と、該演算装置30を一定の順序で制御
する制御装置20とから構成されている。捷た、図形処
理装置により表示用メモリ13から読み出された表示用
データが表示変換装置40によって映像信号にされて表
示装置50に表示される。
FIG. 3r (in which the graphic processing device is
It is comprised of an arithmetic device 30 that controls writing, rewriting, and reading of display data, and a control device 20 that controls the arithmetic device 30 in a fixed order. The display data read out from the display memory 13 by the graphic processing device is converted into a video signal by the display conversion device 40 and displayed on the display device 50.

上記演算装置30は、表示用メモリ13のアドレスと表
示用メモリ13中の1語の表示データ内の画素位置とを
1指定する情報から々る画素アドレスを順次算出し、前
記算出された画素アドレスにおける表示用メモリ13の
アドレス情報から表示用メモリ13中の1語の表示デー
タを読み出し、このように読み出された表示データに対
して、前記画素アドレスにおける画素位置指定情報を基
にプコードして形成した指定画素位置に相当する複数ビ
ット位置を指定する情報をもって、その表示データの所
定の画素のビットにのみ描11flI論理算出し、かか
る論理演算した結果を再び前記表示用メモリ13に1き
込むようにしだものである。
The arithmetic unit 30 sequentially calculates pixel addresses from information specifying the address of the display memory 13 and the pixel position in one word of display data in the display memory 13, and calculates the calculated pixel address. One word of display data in the display memory 13 is read out from the address information of the display memory 13 at , and the display data read out in this way is pcoded based on the pixel position designation information at the pixel address. Using information specifying a plurality of bit positions corresponding to the formed specified pixel position, draw only the bits of a predetermined pixel of the display data, perform a logical calculation, and read the result of the logical operation into the display memory 13 again. That's how it is.

尚、60は外部計算機であり、この外部Iti′N機6
0からの制御データに従って図形処理装置が動作するも
のである。
In addition, 60 is an external computer, and this external Iti'N machine 6
The graphic processing device operates according to control data from 0.

第4図ruこの発明に係る図形処理装置の実施例を示す
ブロック図である。
FIG. 4 is a block diagram showing an embodiment of a graphic processing device according to the present invention.

同図において、制御装置4”20は、マイクロプログラ
ムメモリ100と、マイクロプログラムアドレスレジス
タ110と、リターンアドレスレジスタ120と、マイ
クロ命令レジスタ13oと、マイクロ命令デコーダ20
0と、フラグレジスタ210と、パターンメモリ220
と、命令制御レジスタ230とを含んで構成されている
In the figure, the control device 4''20 includes a microprogram memory 100, a microprogram address register 110, a return address register 120, a microinstruction register 13o, and a microinstruction decoder 20.
0, flag register 210, and pattern memory 220
and an instruction control register 230.

れている。It is.

各構成要素は通常のディジタル制御で用いられるもので
あり、特に説明を要しなり0ただし、この実施例によれ
ば、演算制御装置300は、論理アドレスiXX部(A
ユニツ))310と、物理アドレス演算部(Bユニット
)320と、カラーデータ演算部(Cユニツ))330
とに分割されている。
Each component is used in normal digital control and does not require any special explanation.However, according to this embodiment, the arithmetic control device 300 has a logical address iXX section (A
unit)) 310, physical address calculation section (B unit) 320, and color data calculation section (C unit)) 330
It is divided into.

上記Aユニット310では主として描画アルゴリズムに
従って描画点が画面中のどこにあるかを演算算出し、B
ユニット320では表示用メモリの必要なアドレスを演
算し、Cユニット330は表示用メモリKd込むカラー
データを算出するものである、 第5図には、1画素を4ビツトで表示する表示装置の構
成例が示されており、第4図の図形処理装置で指定され
た表示用データが表示装置50で表示される構成が示さ
れている。
The A unit 310 mainly calculates where the drawing point is on the screen according to the drawing algorithm, and
The unit 320 calculates the necessary address of the display memory, and the C unit 330 calculates the color data stored in the display memory Kd. Figure 5 shows the configuration of a display device that displays one pixel with 4 bits. An example is shown in which display data designated by the graphic processing device of FIG. 4 is displayed on the display device 50.

第5図において、図形処理装置(第4図)からのアドレ
スAD指令に基づいて、表示用メモリ13から読み出さ
れた表示用データI)TのDo 。
In FIG. 5, Do of display data I)T read out from the display memory 13 based on an address AD command from the graphic processing device (FIG. 4).

1)4 # Dg 、 1)12が表示変換装置tta
o内の4ビツトの並列−直列変換器410に供給される
。この変換器410から映像信号ADOが得られる。同
様にして、表示用データ1)TのうちのDI If)s
 lD9 、Dlsを表示変換装置40内の並列−直列
変換器420に供給し、この変換器420から映像信号
ADIが得られる。表示用データI)TのうちのDg 
、 Dg 、 DIo r DI4を表示変換装置40
内の並列−直列変換器430に供給し、この変換器43
0から映像16号AD2が得られる。また、表示用デー
タDTのうちのDs + D7 * J)s+ + D
tsを表示変換装置4O内の並列−直列変換器440に
供給し、この変換器440から映像信号AD3が得ら扛
る。映像信号ADO−AI)3は表示変換装置40を構
成するビデオインタフェース回路450に送られ、色変
換やf)A変換等の処理を経て表示装置50Vrて表示
される。
1) 4 #Dg, 1) 12 is the display conversion device tta
4-bit parallel-to-serial converter 410 in o. A video signal ADO is obtained from this converter 410. Similarly, display data 1) DI If) s of T
1D9 and Dls are supplied to a parallel-to-serial converter 420 in the display conversion device 40, and a video signal ADI is obtained from this converter 420. Display data I) Dg of T
, Dg, DIor DI4 to display conversion device 40
to the parallel-to-serial converter 430 in the converter 43
Video No. 16 AD2 is obtained from 0. In addition, Ds + D7 * J)s+ + D of the display data DT
ts is supplied to a parallel-to-serial converter 440 in the display conversion device 4O, and a video signal AD3 is obtained from the converter 440. The video signal ADO-AI) 3 is sent to a video interface circuit 450 constituting the display conversion device 40, and is displayed on the display device 50Vr after undergoing processing such as color conversion and f)A conversion.

次に、演)!4 +8III御装置300の各ユニット
の具体的構成を第6図乃至第8図を参照しながら説明す
る。
Next, performance)! The specific configuration of each unit of the 4+8III control device 300 will be explained with reference to FIGS. 6 to 8.

第6図においてAユニットである論理アドレス演算部3
10は、第4図に示すようであり、1i’ I F 0
バツフア(F’BUF)3101と、汎用レジスタ31
02と、領域管理レジスタ3103及び3105と、領
域判定比較器3104と、終了点レジスタ3106と、
終了判定比較器3107と、ソースラッチ3108及び
3109と、算術論理演算器(ALTJ)3110と、
ディスティネーションラッチ(DLA)3]11と、バ
ススイッチ3112と、絖出しバスIUBA、IIBB
)3113及び3114と、書込みバス(WBA)31
15とを備えている。
Logical address calculation section 3, which is unit A in FIG.
10 is as shown in FIG. 4, and 1i' I F 0
Buffer (F'BUF) 3101 and general-purpose register 31
02, area management registers 3103 and 3105, area determination comparator 3104, end point register 3106,
End determination comparator 3107, source latches 3108 and 3109, arithmetic logic unit (ALTJ) 3110,
Destination latch (DLA) 3]11, bus switch 3112, and threading buses IUBA and IIBB
) 3113 and 3114 and write bus (WBA) 31
15.

第7図において、Bユニットである物理アドレス演g部
320は、ディスティネーションラッチ(1)LB)3
201と、算術演算器(A )3202と、ソースラッ
チ3203及び3204と、オフセットレジスタ320
5と、画面幅レジスタ3206.!:、コマンドレジス
タ3207と、汎用レジスタ3208と、読出しバス(
(IBB)3209と、曹込みバス(WBB)3210
とを備えている。尚、汎用レジスタ3208は、画素単
位コマンドの現在アドレスレジスタ(DPH,’DPL
)と、語単位コマンドのアドレスレジスタ(RWPH,
ILWPL)と、作業用レジスタ(’hH,T2L )
とを備えている。
In FIG. 7, the physical address generator 320, which is the B unit, is a destination latch (1)LB)3.
201, arithmetic unit (A) 3202, source latches 3203 and 3204, and offset register 320
5 and screen width register 3206. ! :, command register 3207, general-purpose register 3208, and read bus (
(IBB) 3209 and Sogo Bus (WBB) 3210
It is equipped with Note that the general-purpose register 3208 is the current address register (DPH, 'DPL) of the pixel unit command.
) and word unit command address registers (RWPH,
ILWPL) and working registers ('hH, T2L)
It is equipped with

ぢらに、第8図r(おいて、Cユニットであるカラーデ
ータ演算部330は、バレルシフタ33o1と、カラー
レジスタ3302と、マスクレジスタ3303と、カラ
ー比較器3304と、論理演算器3305と、書込みデ
ータバッファ3306と、パター 7 it A Mバ
ッファ3307と、パターンカウンタ3308と、パタ
ーン拙り卸レジスタ3309と、′?亀み出しデータバ
ッファ3310と、メモリアドレスレジスタ3311と
、メモリ出力バス3312と、メモリ入力ハス3313
とを備えている。尚マスクレジスタ3303け、レジス
タ(0M81()と、レジスタ(OMSK)とからなる
In addition, in FIG. A data buffer 3306, a pattern counter 3308, a pattern reading register 3309, a data buffer 3310, a memory address register 3311, a memory output bus 3312, a memory input lotus 3313
It is equipped with The mask register 3303 consists of a register (0M81()) and a register (OMSK).

上述のように構成された実施例の作用を説明する。The operation of the embodiment configured as described above will be explained.

まず、各費累の基本的動作を説明する。中央処理装置五
など他の装置から送られてくる命令やパラメータ等の制
御データCUTは、一方でメモリ400に書込1れ、他
方で命令制御レジスタ230に直接書込1れる。
First, the basic operation of each expense accumulation will be explained. Control data CUT such as commands and parameters sent from other devices such as the central processing unit 5 are written into the memory 400 on the one hand, and written directly into the instruction control register 230 on the other hand.

レジスタ230け、各種のグラフィックビットモードを
記憶させたものであり、後述するように、この実施例に
よれば5つの画素モードのうちから1つkJ択できるよ
うになっている。この選択は利用データCI) Tで行
なうことができる。
The register 230 stores various graphic bit modes, and as described later, according to this embodiment, one kJ can be selected from five pixel modes. This selection can be made using the usage data CI)T.

メモリ400は、いわゆる′″p;j、rat−In+
、li’、’ r s t −Qu t” (以下3F
IIi’Oとする)のメモリであり、該メモリ400に
記憶された命令を演算制御部300によシ読出し該演算
制御装置300内のレジスタに格納する。また、この命
令情報の一部CTDけアドレスレジスタ110に転送さ
れる。
The memory 400 is a so-called '''p;j, rat-In+
, li',' r s t -Qu t'' (hereinafter referred to as 3F
The instruction stored in the memory 400 is read out by the arithmetic control unit 300 and stored in a register within the arithmetic control unit 300. Also, part of this instruction information is transferred to the address register 110 by CTD.

アドレスレジスタ110はマイクロプログラムメモリ1
00のアドレスを’t/理し、このアドレスはクロック
に同期して更新される。該アドレスレジスタ110から
出力されるアドレスに応じてマイクロプログラムメモリ
100から第13図に示すようなマイクロ命令を読出す
。メモリ100から読出された命令は、第13図に示す
ように4Bビツトからなり、φ0〜す7通りのfffl
J <aモードが選択できるようになっている。しかし
て、該命令はレジスタ130に一時記憶され、レジスタ
230の選択したモードに従って動作するデコーダ20
0を介して、所定の制御信号CC8を発生し演算制御装
置300の各部を制御する。ここで、第13図のマイク
ロ命令の各フィールドの機能を説明する。
Address register 110 is microprogram memory 1
This address is updated in synchronization with the clock. A microinstruction as shown in FIG. 13 is read from the microprogram memory 100 in accordance with the address output from the address register 110. The instruction read from the memory 100 consists of 4B bits as shown in FIG.
J<a mode can be selected. The instruction is then temporarily stored in the register 130 and the decoder 20 operates according to the mode selected in the register 230.
0, a predetermined control signal CC8 is generated to control each part of the arithmetic and control device 300. Here, the function of each field of the microinstruction shown in FIG. 13 will be explained.

第13図において、r[月は1J13Aバス3113に
)!!2続されるレジスタを指定する命令である。[V
JけVBAパス3114に接続されるレジスタを指定す
る命令である。rR,WJはWBAバス3115上のデ
ータが書込まれるレジスタを指定する命令である。r 
Ii’UNCAJけAユニットの算出論理演算器311
oの演算を指定する命令である。「5FTJはリースラ
ッチ3108に付加されたシフタ(S FTA )のシ
フトモードを指定する命令である。rAl)F−LJは
マイクロプログラムアドレスレジスタ110に戻される
次アドレスの下位4ビツトを指定する命令である。[A
 CJはマイクロ命令の次アドレスを制御する命令であ
る。rADF−1はマイクロプログラムアドレスレジス
タ110に戻される次アドレスの上位6ビツトを指定す
る命令である。また、≠4〜す7の各マイクロ命令では
アドレスの上位6ビツトは史ψ丁でき秀い。rF’UN
CBjはBユニットの算術演算器3202の演算モード
を指定する命令である。
In FIG. 13, r [month is on 1J13A bus 3113]! ! This is an instruction that specifies two registers to be concatenated. [V
This is an instruction that specifies a register connected to the Joke VBA path 3114. rR, WJ are instructions that specify a register into which data on the WBA bus 3115 is written. r
Ii'UNCAJ A unit calculation logic operator 311
This is an instruction that specifies the operation of o. 5FTJ is an instruction that specifies the shift mode of the shifter (SFTA) attached to the lease latch 3108. There is. [A
CJ is an instruction that controls the next address of a microinstruction. rADF-1 is an instruction that specifies the upper six bits of the next address to be returned to the microprogram address register 110. Furthermore, in each of the microinstructions ≠4 to 7, the upper 6 bits of the address can be used as a history. rF'UN
CBj is an instruction that specifies the operation mode of the arithmetic operation unit 3202 of the B unit.

rECDJは演算の実行条件を指定する命令である。r
BCDJは分岐の条件を指定する命令である。rFLA
GJはフラグレジスタ210へのフラグの反映を指定す
る命令である。rVJは表示用メモリ]3へのアクセス
可否をテストするかどうかを指定する命令である。rF
 I F OJは1i’11r’0400への読み曹き
を制御する命令である。
rECDJ is an instruction that specifies execution conditions for an operation. r
BCDJ is an instruction that specifies branch conditions. rFLA
GJ is an instruction that specifies reflection of a flag in the flag register 210. rVJ is an instruction specifying whether or not to test whether access to the display memory]3 is to be performed. rF
I F OJ is a command that controls reading to 1i'11r'0400.

r L I TIAL Jは8ビツトのリテラルデータ
を指定する命令である。rLcJH1Jチラルデータの
生成モードを指定する命令である。rii’FJは各部
の特殊フリップフロップのセット、リセットを制御する
命令である。「s」は符号フラグの選択を指定する命令
である。rMCJけ表示用メモリ13のリード・ライト
を制御する命令である。
rLI TIAL J is an instruction that specifies 8-bit literal data. rLcJH1J This is an instruction that specifies the generation mode of chiral data. rii'FJ is an instruction that controls setting and resetting of special flip-flops in each section. "s" is an instruction specifying selection of a code flag. rMCJ is a command for controlling reading and writing of the display memory 13.

rl)RJはパターンRAMの走査を制御する命令であ
る。rBCJはBユニットの算術演算器3202への入
力経路を制御する命令である。
rl) RJ is an instruction that controls scanning of the pattern RAM. rBCJ is an instruction that controls the input path to the arithmetic operation unit 3202 of the B unit.

rfjBJViBユニットの読み出し、書込みレジスタ
を選択する命令である。
This is an instruction to select the read/write register of the rfjBJViB unit.

マイクロ詰合は上述の命令を有しており、これにより制
御装置20が演算器w3oを制御する。
The micro-packing has the above-mentioned instructions, and the control device 20 controls the arithmetic unit w3o according to the instructions.

尚、リターンアドレスレジスタ120はサブルーチンの
戻り金地を記憶する。フラグレジスタ210け柚々の条
件フラグを6[シ憶する。パターンメモリ220は図形
処理に用いる基本パターンをh己・1意する。
Note that the return address register 120 stores the return address of the subroutine. Six condition flags are stored in the flag register 210. The pattern memory 220 stores basic patterns used for graphic processing.

それでは、画像データのメモリ格納する動作について説
明するが、その前に本実施例で用いる各データのビット
レイアウトについて説明する。
Now, the operation of storing image data in memory will be explained, but before that, the bit layout of each data used in this embodiment will be explained.

まず、グラフィックモードについて説明する。First, the graphic mode will be explained.

本実施例では、コマンド制御レジスタ230に記憶され
たグラフィックとットモード(OBM)の指定に従って
5柿類の異なる動作モードを選択できる。
In this embodiment, five different operating modes can be selected according to the designation of the graphic cut mode (OBM) stored in the command control register 230.

第9図りこけ各モードにおける表示用メモリの1語のビ
ット構成が示されている。
The ninth figure shows the bit configuration of one word of the display memory in each mode.

(a)、1ビツト71面素モード(GBM=″’ooo
”)これは、白黒画像のように1画素を1ビツトで表現
する場合に用いるモードであり、表示用メモリの1甜に
は連続する16画業のデータが格納されることになる。
(a), 1-bit 71-plane elemental mode (GBM=''ooo
”) This is a mode used when one pixel is represented by one bit, such as in a black and white image, and data for 16 consecutive pixels are stored in one display memory.

(b)、2ビット/画素モード(GBM= oo 1)
これは、1画素を2ピツトで表現するものであり、4色
または4階rA−までの表示に用いることができる。し
たがって、表示用メモリ13の1語には連続する8画素
のデータが格納できることになる。
(b), 2 bit/pixel mode (GBM=oo 1)
This expresses one pixel with two pits, and can be used for display in four colors or up to the fourth floor rA-. Therefore, data for eight consecutive pixels can be stored in one word of the display memory 13.

(C)、 4ビット/画素モードlHM=o 1o)こ
れは、1画素を4ビツトで表現するものであシ、表示用
メモリの1飴のデータには連続する4画素のデータが格
納できることになる。
(C), 4-bit/pixel mode lHM=o 1o) This expresses one pixel with 4 bits, and the data of 4 consecutive pixels can be stored in one piece of data in the display memory. Become.

(d)、 8ビット/画素モード(ClBM= 011
 )これは、1画素を8ビツトで表現するものであり、
表示用メモリの1語にに2画素分のデータが格納するこ
とができる。
(d), 8 bit/pixel mode (ClBM=011
) This represents one pixel with 8 bits,
Data for two pixels can be stored in one word of the display memory.

(e)、16ビツト/1山1累モード(OBM=100
)これは、11[!II素を16ビツトで表現するもの
であり、表示用メモリの1語が1画系データに対応する
ことになる。
(e), 16 bits/one mountain, one accumulation mode (OBM=100
) This is 11[! The II element is expressed in 16 bits, and one word in the display memory corresponds to one screen data.

次に、画素アドレスについて説明する。Next, pixel addresses will be explained.

第10図は、第9図の各モードrC対応する画素アドレ
スt[明するものである。q勿理アドレス演算部のレジ
スタ3208ではメモリアドレスの下位に4ビツトを付
加したビットアドレス(物理アドレス)VVADを管理
している。下位4ビツトの情報WADIi、1語内の両
画位置を指定するために用いられ、各ビット/画素モー
ドtr応じて動作する。図において、′米”印は演算に
無関係なビットを示している。
FIG. 10 illustrates the pixel address t [corresponding to each mode rC in FIG. 9. q Of course, the register 3208 of the address calculation unit manages a bit address (physical address) VVAD, which is a memory address with 4 bits added to the lower order. The lower 4 bits of information WADIi are used to specify the positions of both pixels within one word, and operate according to each bit/pixel mode tr. In the figure, 'US' marks indicate bits that are unrelated to the operation.

第11図は、前記cc>mの「4ビット/画素モード」
を例として表示用メモリの空間的な配置を示でおり、こ
れが図面に示すような2次元画像として表示される。画
面の横軸は第7図の画面幅レジスタ(MW)32(16
に記憶されており、このMWは、画面の横幅が何ビット
で構I7yされているかを示している。したがって、4
ビット/画素モードとになる。また、4ビツトで1画素
を表示しているので1語のデータの場合は、第11図(
0で示すように水平方向に連続する4画素分のデータと
して表示される。第7図のオフセット発生回路2001
ではオフセット値とじで4″′を発生しオフセットレジ
スタに記憶されている。したがって、物理アドレスを水
平方向に1画素分移動するにはAフセント値を加減算す
ればよいことがわかる。また、垂直方向” 111jl
i累分移動するにはレジスタ(MW)3206の値を加
減算すればよい。
FIG. 11 shows the "4 bit/pixel mode" where cc>m
The spatial arrangement of the display memory is shown as an example, and this is displayed as a two-dimensional image as shown in the drawing. The horizontal axis of the screen is the screen width register (MW) 32 (16
This MW indicates how many bits the width of the screen is made up of. Therefore, 4
It becomes bit/pixel mode. Also, since one pixel is displayed with 4 bits, in the case of one word data, Figure 11 (
As indicated by 0, the data is displayed as data for four consecutive pixels in the horizontal direction. Offset generation circuit 2001 in FIG.
In this case, 4''' is generated by the offset value and stored in the offset register. Therefore, in order to move the physical address by one pixel in the horizontal direction, it is necessary to add or subtract the A accent value. Also, in the vertical direction ” 111jl
To move by i cumulative amount, the value in the register (MW) 3206 may be added or subtracted.

以上のように本実施例で用いるデータのビットレイアウ
トの例を説明した。
An example of the bit layout of data used in this embodiment has been described above.

次に、これらデータに用いて画像データを表示用メモリ
13に格納する動作を説明する。
Next, the operation of storing image data in the display memory 13 using these data will be explained.

外部の中央処理装置から送られてくる命令やパラメータ
等の制御データCDTi、一方でメモリ400 K畜き
込まれると共に、他方では命令制御レジスタ23ovc
gき込まれる。
Control data CDTi such as commands and parameters sent from an external central processing unit is stored in a 400K memory on the one hand, and an instruction control register 23ovc on the other hand.
g is inserted.

ここで、命令制御レジスタ230r(記憶され指定され
たグラフィックビットモード(GBM)が、例えば4ビ
ツト/1画素モード(OEM=(110)の場合につい
て説明することにする。
Here, a case will be described in which the instruction control register 230r (stored and designated graphic bit mode (GBM) is, for example, 4 bit/1 pixel mode (OEM=(110)).

命令制御レジスタ230によってグラフィックピントモ
ード(QBM)が4ビツト/1画素に指定されると、以
後表示用メモリ13内の1飴のデータは第9図に示すよ
うに4ビツト毎に分割されたものとして取り扱われるこ
とになる。
When the graphic focus mode (QBM) is specified as 4 bits/pixel by the instruction control register 230, the data for one candy in the display memory 13 is divided into 4 bits as shown in FIG. 9. will be treated as such.

外部の“中央処理装置からの命令やパラメータ等CDT
け、メモリ400に次々と格納される。該メモリ400
に記憶されたデータをAユニット310のF’II!’
0バッファ3101に取り込まれる。
CDT, such as commands and parameters from an external “central processing unit”
are stored in the memory 400 one after another. The memory 400
The data stored in the A unit 310's F'II! '
0 buffer 3101.

以下にAユニット310の動作を説明する。このF’I
Ii’0バッファ31011C取り込まれたデータは内
部バス3113との間でやり取りをし、それぞれ必袋な
レジスタIt(記憶させる。これはバスからリースラッ
チ31(19′f!:介して論理演算器3110に入力
され所定の演算をされてその結果が一時デイステネーシ
ョンラッチ(DLA)3111に格納される。この結果
は、汎用レジスタ31O2に記憶される。この汎用レジ
スタ3102にはパラメータのメータ座標空間での現在
の座標点を記憶している。
The operation of the A unit 310 will be explained below. This F'I
Ii'0 buffer 31011C The fetched data is exchanged with the internal bus 3113, and is stored in the necessary register It (It). is input, a predetermined operation is performed, and the result is temporarily stored in the destination latch (DLA) 3111. This result is stored in the general-purpose register 31O2. The current coordinate point of is memorized.

汎用レジスタ3102にある現在のX−Y座標が読出し
バス3113.3114のいずれかから読み出きれて、
それが算出幅現演算器(ALLI )3110に入力さ
れる。この演算器(ALu )3110にて演算された
結果ニ゛、ディスティネーションラッチ(DLAi31
11、書込みバス3115を介して汎用レジスタ310
2に再び記憶される。これら一連の動作は第13図に示
すマイクロプログラムの命令に従って実行されることに
なる。
The current X-Y coordinates in the general-purpose register 3102 have been read out from either of the read buses 3113 and 3114,
It is input to the calculation width current calculation unit (ALLI) 3110. The result of the calculation in this calculation unit (ALu) 3110 is the destination latch (DLAi31
11. General purpose register 310 via write bus 3115
2 is stored again. These series of operations will be executed according to the instructions of the microprogram shown in FIG.

また、書込みバス3115上のデータは領域管理レジス
タ3103及び3105に入力される。かかる顯域管理
レジスタ3103及び3105に入力されたデータは領
域判定比較器3104で比較6れる。これらデータから
比較器3104では、Xl1111の最・小値か又はX
軸最犬値かが、Y14tlの最小値又はY軸の鯉大値か
が判定され、その判定結果にフラッグレジスタ210 
If(送られる。
Further, data on write bus 3115 is input to area management registers 3103 and 3105. The data input to the area management registers 3103 and 3105 are compared by an area determination comparator 3104. From these data, the comparator 3104 calculates the minimum/minimum value of Xl1111 or
It is determined whether the axis maximum value is the minimum value of Y14tl or the Y axis carp maximum value, and the determination result is stored in the flag register 210.
If (sent.

さらに、書込みバス3115のデータニ科了点レジスタ
3106に記憶され、これを介して終了判定比較器31
07に入力される。ホな了判定比較器3107では、あ
らかじめこの比較器3107に記憶されたX軸及びY軸
の終了点と、上記データとを比較し、その終了点と上記
データとが一致しているか否かの検出を行なう。その比
較検出結果は゛フラッグレジスタ210に反映される。
Further, the data is stored in the data completion point register 3106 of the write bus 3115, and the completion judgment comparator 31
07 is input. The completion judgment comparator 3107 compares the end points of the X and Y axes stored in advance in the comparator 3107 with the above data, and determines whether the end points match the above data. Perform detection. The comparison detection result is reflected in the flag register 210.

上述したように比較器3104及び3]07、演算器3
110の結果はフラッグレジスタ210に集められて、
マイクロ命令テコーダ200 K入力され、マイクロプ
ログラムの流れを変えることに用いられることになる。
As described above, the comparators 3104 and 3]07, the arithmetic unit 3
The results of 110 are collected in flag register 210 and
The microinstruction coder 200K is input and is used to change the flow of the microprogram.

以上のようにAユニット310け動作して、パラメータ
で与えられたX−Y座標値を解読して、それぞれ例えば
線を引くとか、円を書くとかの命令解釈をするのである
As described above, the A unit 310 operates to decode the X-Y coordinate values given by the parameters and interpret commands such as drawing a line or drawing a circle, respectively.

次に、Bユニット320の動作について説明する。Next, the operation of the B unit 320 will be explained.

Aユニット310で解釈されたデータはレジスタ320
8に入力てれる。レジスタ3208のデータが読出しバ
ス3209及びリースラッチ3204を介してイ寅算器
(ALL)3202に入力芒れる。この演算器3202
で演算された結果はディスティネーションラッチ320
1で一時記憶されて、各バス3113.3114.32
09及び3210に出力できる。
The data interpreted by A unit 310 is stored in register 320.
Enter 8. Data in the register 3208 is input to an equalizer (ALL) 3202 via a read bus 3209 and a lease latch 3204. This computing unit 3202
The result calculated in is the destination latch 320.
1, and each bus 3113.3114.32
It can be output to 09 and 3210.

ここでは、バス3210を経由して該レジスタ32o8
に!込まれる。該レジスタ320Bは、16ビツト1ワ
ードのものが2本で1語構b11″になっており、合計
32ビット1語で物理アドレスをiピ憶する。該レジス
タ3208は前記32ビツトのレジスタが3オ道あり、
3種のデータを口己1意することができる。すなわち、
該レジスタ3208のレジスタDPが現在の描画点X−
Yに対応する実際の描画点の物理アドレスを記1意する
。しかして、Aユニット310のレジスタ3102のX
Y座標が移動すると、これに対応してレジスタDPの・
物理アドレスが移動する。
Here, the register 32o8 is connected via the bus 3210.
To! be included. The register 320B has two 16-bit 1-word bits forming one word b11'', and stores a physical address in one word of 32 bits in total.The register 3208 has three 32-bit registers. There is an option,
You can define three types of data. That is,
The register DP of the register 3208 is the current drawing point
Write down the physical address of the actual drawing point corresponding to Y. Therefore, X of the register 3102 of the A unit 310
When the Y coordinate moves, the register DP changes accordingly.
Physical address moves.

物理アドレスを変更することは、X1IlI+方向につ
いては元の物理アドレスに可変設定可能な所定の値(オ
フセット値×移動したい点1での値)を加減算すればよ
く、甘たY軸方向は所定の値を加減葺すればよい。すな
わち、該レジスタ200Jによって指定された1Iil
i像モードに基づいてオフセットレジスタ3205には
、画素アドレスを水平方向に1画素分移j11fHする
際の定数が設定される。この定数とデータとを演算器3
202で偵鉢することにより水平方向の移動物理アドレ
スが抹出される。例えば、 +u+i素モードが「1ピ
ット/画索モード」のときけ定数−1でよ<、1nf+
i素移動塾せると1ピツトずれるだけである。これが「
4ピツト/画素モード」のときは定数は4となり、1画
素移動させると4ピツト分ずれることニ゛彦る。
To change the physical address, just add or subtract a variably settable predetermined value (offset value x value at point 1 to which you want to move) to the original physical address in the X1IlI+ direction, and change the predetermined value in the Y-axis direction. Just adjust the value. That is, 1Iil specified by the register 200J
Based on the i-image mode, a constant for shifting the pixel address by one pixel j11fH in the horizontal direction is set in the offset register 3205. This constant and data are converted into arithmetic unit 3.
The horizontal movement physical address is deleted by checking 202. For example, when the +u+i elementary mode is "1 pit/pixel search mode", the constant is -1<, 1nf+
If you do an i elementary school, you will only be off by 1 point. This is"
In the 4-pit/pixel mode, the constant is 4, and moving one pixel results in a shift of 4 pits.

また、ここで棋直に1画素分移動式せるためには、画面
幅レジスタ3206に設定された定数を用いて演算すれ
ば、1画素分の移動可能となる。もちろん例えば、4画
素分移動させるには、4ピツト分を加えればその分移動
することになる。
Also, in order to move the screen by one pixel, the constant set in the screen width register 3206 can be used for calculation, thereby allowing the movement by one pixel. Of course, for example, to move by 4 pixels, add 4 pits to move by that amount.

ぞして、以上のようVcBユニット320は動作して上
目ピAユニット310で決定されるx−Y座標に対応し
て実際の物理アドレスを得るのである。
Therefore, the VcB unit 320 operates as described above to obtain an actual physical address corresponding to the x-y coordinates determined by the upper peer A unit 310.

最後に、Cユニット330の動作について説明する。Finally, the operation of the C unit 330 will be explained.

Cユニット330は第11図に示す表示用メモリ13に
対して出力バス3312と入力バス3313とで1蔚絖
されている。出力バス3312にはCユニット330か
らまずアドレス情報ADが出力され、次いでデータI)
Tが出力される。
The C unit 330 is connected to the display memory 13 shown in FIG. 11 by an output bus 3312 and an input bus 3313. First, address information AD is output from the C unit 330 to the output bus 3312, and then data I)
T is output.

まず、アドレス情報ADはBユニット320を経由し、
かつUBBバス3209を介してメモリアドレスレジス
タ3311に書込まれ、メモリアドレスレジスタ331
1の(MARL)及び(MAR)I)に記憶される。こ
のレジスタ3311K 記憶されたメモリアドレスが出
力バス3312を介して表示用メモリ13に送られると
、表示用メモリ13から入力バス3313を介して該メ
モリ13の指定された1語の表示用データl)Tが読み
出される。絖み出された表示用データDTは絖出しデー
タバッファ3310に記憶される。ここで表示用データ
DTが図形を描く場合は演算器3305に入力される。
First, address information AD passes through B unit 320,
and is written to the memory address register 3311 via the UBB bus 3209;
1 (MARL) and (MAR)I). When the memory address stored in this register 3311K is sent to the display memory 13 via the output bus 3312, the display data of one word specified in the memory 13 is sent from the display memory 13 via the input bus 3313. T is read out. The display data DT that has been cut out is stored in the cutout data buffer 3310. Here, if the display data DT is used to draw a figure, it is input to the arithmetic unit 3305.

次に、マスクレジスタ3303からのマスク情報(1語
のうちのどのビットをマスクするかを指定する情報)を
演算器3305に入力する。尚、マスク情報は、WBB
バス3201から直接書込1れるレジスタ((、’MS
K)、tたけ1語内のアドレステコーダ2002によっ
て生成されるデータを記憶するレジスタ(GMSK)か
ら送出される。
Next, mask information (information specifying which bit of one word is to be masked) from the mask register 3303 is input to the arithmetic unit 3305. In addition, mask information is available from WBB
Register written directly from bus 3201 ((, 'MS
K), is sent out from a register (GMSK) that stores the data generated by the address coder 2002 in t times one word.

加えて、色情報をカラーレジスタ33o2で選択して演
算器3305に与える。そして、演算器3305では、
上記データ1〕T、マスク情報及び色情報に基づいて論
理演算して、そのlK算結果を書込みレジスタ3306
に出力する。尚、色情報及びパターン情報は、パターン
カウンタ3308及び描画パターンレジスタ3309で
形成されたアドレス信号によって指定されることにより
、パターンR,AM220からパターン[(AMバッフ
ァ3307に記憶される。これをカラーレジスタ330
0に取り込んだり、または直接演算器3305 VC入
力する。
In addition, color information is selected by the color register 33o2 and provided to the arithmetic unit 3305. Then, in the arithmetic unit 3305,
Above data 1] Perform a logical operation based on T, mask information, and color information, and write the lK calculation result to the register 3306
Output to. Note that the color information and pattern information are specified by the address signal formed by the pattern counter 3308 and the drawing pattern register 3309, and are stored in the pattern R, AM 220 to the pattern [(AM buffer 3307. 330
0 or input directly to the arithmetic unit 3305 VC.

このようKCユニット330は動作して色情報に対して
変換処理することになる。
In this manner, the KC unit 330 operates to perform conversion processing on color information.

次に描画演算の手法ケ説明する。第12図は4ビット/
画素モードの場合の1画素の描画演算の流れを模式的に
示したものである。
Next, the drawing calculation method will be explained. Figure 12 shows 4 bits/
This is a diagram schematically showing the flow of drawing calculations for one pixel in pixel mode.

描画パターンレジスタ3309及びパターンレジスタ3
308で指定されたアドレスによりパターンR,AM2
20から描画カラーデータ(Co、ci)が読み出され
、パターンRAMバッファ3307を介してカラーレジ
スタ3302に記憶させる。まだ、表示用メモリI3か
ら読出したデータ(C1゜Cb 、C−、Ca )は続
出しデータバッファ3310に記憶される。これにカラ
ーデータ及びデータなどは、それぞれ4ビツトの色情報
あるいは階調情報である。パターンメモリ220からは
1ビツトのパターン情報が胱出されており、そのデータ
の”o”、”i”に応じてカラーレジスタ0またはカラ
ーレジスタ1が選択され論理演算器3305に供給され
る。メモリアドレスレジスタ3311に記憶された物理
アドレス情報の下位4ビツトは図では”10米米”とな
っており、この情報は1胎内アドレスデコーダ2002
を得てマスタレジスタ3303でマスク情報(] M 
8 Kを発生する。
Drawing pattern register 3309 and pattern register 3
Pattern R, AM2 by the address specified in 308
The drawing color data (Co, ci) is read from 20 and stored in the color register 3302 via the pattern RAM buffer 3307. The data (C1°Cb, C-, Ca) read from the display memory I3 is still stored in the continuous data buffer 3310. Color data and data are each 4-bit color information or gradation information. One bit of pattern information is output from the pattern memory 220, and color register 0 or color register 1 is selected according to "o" or "i" of the data and supplied to the logical operator 3305. The lower 4 bits of the physical address information stored in the memory address register 3311 are "10 US" in the figure, and this information is stored in the 1 womb address decoder 2002.
is obtained, and the mask information (] M
Generates 8K.

一方、メモリアドレスレジスタ3311の下位4ビツト
を除く上位フィールドは表示用メモリアドレスとして出
力され表示用メモリ13の1語が続出きれる。論理演算
−a3305ではマスクレジスタ3303のGMSKの
ul”のビットで指定された部分にのみ論理演算が施さ
れ書込みデータCyを得て書込みバッファ3306に記
憶させる。ここで、演算器3305の論理演算の種類と
しては、カラーレジスタの値べの1gき換え、論理演算
(AND。
On the other hand, the upper field of the memory address register 3311 excluding the lower 4 bits is output as a display memory address, so that one word of the display memory 13 can be output one after another. Logical operation-a 3305 performs a logical operation only on the portion specified by the GMSK ul'' bit of mask register 3303 to obtain write data Cy and store it in write buffer 3306. Types include 1g exchange of color register value table, logical operation (AND).

011、、FOR)、条件付描画(読出しカラーが所定
の条件を満足する場合のみ描画)などがある。
011, , FOR), conditional drawing (drawing only when the readout color satisfies a predetermined condition), and the like.

ビット/1liII素モードが他のモードの場合には発
生される0M8に情報が異なるの場みて同様の演算が施
チれる。しかして、再びアドレス情報AD及びデータ0
TのINKアドレスレジスタ3311及びレジスタ33
06から出力バス3312に送出され表示用メモリ13
の所定のアドレスに書き込まれる。
When the bit/1liII elementary mode is another mode, similar calculations are performed based on the fact that the generated 0M8 has different information. However, address information AD and data 0 are returned again.
T's INK address register 3311 and register 33
06 to the output bus 3312 and display memory 13
is written to a predetermined address.

このように本実施例によれば、1回の読出し、更新・書
込み処理によって1度に1画素分のデータを更新できる
ため、処理効率のよい描画が可能となる。°また、16
ビツト/画素モード以外の場合にも、複数画素のデータ
を16ビツト長に詰め込んで処理するだめ、メモリの使
用効率が良く、他の機器と表示用メモリ間のデータ転送
効率も良い。さらに、本実施例では画素当りのビット長
の異なる5種類に対する動作モードを設けているため汎
用性の高い構成となっている。
As described above, according to the present embodiment, data for one pixel can be updated at a time by one read/update/write process, thereby enabling rendering with high processing efficiency. °Also, 16
Even in cases other than the bit/pixel mode, since the data of multiple pixels is packed into a 16-bit length and processed, the memory usage efficiency is high and the data transfer efficiency between other devices and the display memory is also high. Furthermore, this embodiment has a highly versatile configuration because it provides operation modes for five different bit lengths per pixel.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように、本発明によれば、1回の胱
出し、更新・曹込み処理によって1画素分の全データを
変更できるので、描画処理を高速化できるという効果が
ある。
As described in detail above, according to the present invention, all data for one pixel can be changed by one-time extraction, updating, and scouring processing, so that there is an effect that the drawing processing can be speeded up.

【図面の簡単な説明】[Brief explanation of drawings]

第1図及び第2図は従来の図形処理装置dを示すブロッ
ク図、第3図は本発明に係る図形処理装置が適用される
装置を示すブロック図、第4図は本発明に係る図形処理
#c置の実施例を示すブロック図、第5図は同実施例が
適用される表示装置を示すブロック図、第6図乃至第8
図り第4図の図形処哩装WtI7)詳rfaを示すブロ
ック図、第9図は同実施例で用いる表示用データのビッ
トレイアラ)ヲ示す説明図、第10図は同実施例で用い
る画素アドレスのビットレイアウトを示す、、シL明図
、第11図は画像メモリと表示装置+tJ]の構成を示
すブロック図、第12図は同実施例の描画演算動作を説
明するために示す説明図、第13図は同実施例で用いる
マクロ砧令の形式を示す説明図である。 20・・・rHII ’an装酋、30・・・演算装瞳
、300・・・演算+11J j卸装置、310・・・
論理アドレスS連部、320・・・物理アドレス演算部
、33o・・・カラーデータ演連部、2002・・・1
胎内アドレスデコーダ。 代理人 弁理士 鵜沼辰之 茅 l 磨 $ 29 $3 目 乙O 1 4θ 5θ 第4121 /4 第、!;図 抽i #7 図 第S 図 端9口 柩 10の (e)tl、ビ/ト/h案王−ド (qβM=I00> nβp 茅I1口 (C)
1 and 2 are block diagrams showing a conventional graphic processing device d, FIG. 3 is a block diagram showing a device to which the graphic processing device according to the present invention is applied, and FIG. 4 is a block diagram showing a graphic processing device according to the present invention. FIG. 5 is a block diagram showing a display device to which the embodiment is applied, and FIGS.
Figure 4 is a block diagram showing the details of the graphic processing WtI7), Figure 9 is an explanatory diagram showing the bit layerer of display data used in this embodiment, and Figure 10 is an explanatory diagram showing the pixel address used in this embodiment. FIG. 11 is a block diagram showing the configuration of the image memory and display device +tJ], FIG. 12 is an explanatory diagram showing the drawing calculation operation of the same embodiment, and FIG. FIG. 13 is an explanatory diagram showing the format of the macro code used in the same embodiment. 20... rHII 'an equipment, 30... Arithmetic device, 300... Arithmetic +11J j wholesale device, 310...
Logical address S series section, 320...Physical address calculation section, 33o...Color data operation section, 2002...1
In utero address decoder. Agent Patent Attorney Tatsunokyo Unuma l Polish $ 29 $ 3 Eye Otsu O 1 4θ 5θ 4121/4th! ; Figure drawing i #7 Figure S Figure end 9-mouth coffin 10 (e) tl, bit/h plan king-do (qβM=I00> nβp 茅I1 mouth (C)

Claims (1)

【特許請求の範囲】[Claims] 1、表示用メモリのアドレスと表示用メモリ中の1飴の
表示用データ内の画素位置とを指定する情報から々る画
素アドレスを順次算出し、前記算出された画素アドレス
における表示用メモリのアドレス情報から1飴の表示用
データを読み出し、このように読み出された表示データ
に対して前記画素アドレスにおける1iili累位置指
定情報を基にデコードして形成した指定画素位置に相当
する複数ピット位置を指定する情報をもって、その表示
用データの所定の画素のビットにのみ描画論理演算し、
かかる論理演算結果を再び前記表示用メモリに書込む演
算装置uと、このγζ算装置を所定の順序で制御するマ
イクロプログラム制御装置とを含んで構成したことを特
徴とする画像処理装置。
1. Sequentially calculate pixel addresses from information specifying the address of the display memory and the pixel position in the display data of one candy in the display memory, and calculate the address of the display memory at the calculated pixel address. One candy's display data is read out from the information, and a plurality of pit positions corresponding to designated pixel positions formed by decoding the display data thus read out based on the 1iiili cumulative position designation information at the pixel address are determined. Using the specified information, performs a drawing logical operation only on the bits of a predetermined pixel of the display data,
An image processing apparatus characterized in that it includes an arithmetic unit u that writes the logical operation result back into the display memory, and a microprogram control apparatus that controls the γζ calculating unit in a predetermined order.
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