JPH0595087A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0595087A JPH0595087A JP25325591A JP25325591A JPH0595087A JP H0595087 A JPH0595087 A JP H0595087A JP 25325591 A JP25325591 A JP 25325591A JP 25325591 A JP25325591 A JP 25325591A JP H0595087 A JPH0595087 A JP H0595087A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】低温プロセスで耐圧を確保したまま、コレクタ
抵抗を低減させ、高性能、高信頼性のデバイスを提供す
ることを目的とする。 【構成】図３に示したように、エピ成長時に、コレクタ
電極領域にポリシリコンを成長させ、ポリシリコン中の
拡散係数の違いから、リン拡散したリンを埋め込み層ま
で届かせ、通常のプロセス温度のままコレクタ抵抗を下
げることを特徴とする。 【効果】本発明を実現することにより、集積回路の高速
動作を実現し、デバイスの高性能化という効果を有す
る。又、低温プロセスでコレクタ電極を形成することに
より耐圧を確保した信頼性の高いデバイスを実現すると
いうようなさまざまな効果を有する。
抵抗を低減させ、高性能、高信頼性のデバイスを提供す
ることを目的とする。 【構成】図３に示したように、エピ成長時に、コレクタ
電極領域にポリシリコンを成長させ、ポリシリコン中の
拡散係数の違いから、リン拡散したリンを埋め込み層ま
で届かせ、通常のプロセス温度のままコレクタ抵抗を下
げることを特徴とする。 【効果】本発明を実現することにより、集積回路の高速
動作を実現し、デバイスの高性能化という効果を有す
る。又、低温プロセスでコレクタ電極を形成することに
より耐圧を確保した信頼性の高いデバイスを実現すると
いうようなさまざまな効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、バイポーラ集積回路及び相補型ＭＯＳＦＥ
Ｔ集積回路とが一体に集積化されたＢｉＣＭＯＳ集積回
路のコレクタ電極の製造方法に関する。
関し、特に、バイポーラ集積回路及び相補型ＭＯＳＦＥ
Ｔ集積回路とが一体に集積化されたＢｉＣＭＯＳ集積回
路のコレクタ電極の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置として、例えば、Ｂｉ
ＣＭＯＳのコレクタ電極の製造方法について図１５乃至
図１８を参照して説明する。Ｐ型Ｓｉ基板１０１にｎ+
埋め込み層１０２，ｐ+ 埋め込み層１０３をそれぞれ形
成し、その上にｎ型エピタキシャル層１０４を厚さ１．
０μｍ程成長する。次に図１５の素子断面図に示すよう
にＮチャネルＭＯＳトランジスタ部にＰウェル１０５，
ＰチャネルＭＯＳトランジスタ部にＮウェル１０６を形
成し、チャネルストッパー１０７，フィールド酸化膜１
０８を選択酸化法により形成する。次に、ゲート酸化膜
１０９を厚さ１５０オングストローム成長し、コレクタ
電極領域１１０のゲート酸化膜１０９を除去し、図１６
の素子断面図に示すように基板表面にポリシリコン１１
１を３０００オングストローム程堆積する。次に、８５
０℃で３０分程リン拡散を行うと図１７の素子断面図に
示す様にコレクタ電極領域１１０からリンがｎ+ 埋め込
み層に向かって拡散し高濃度のｎ+ 層１１２が形成され
る。次に図１８の素子断面図に示す様にフォトリソグラ
フィー技術によりゲート電極１１３及び所望のコレクタ
電極１１４を得る。以下、公知の技術を用いてＭＯＳＴ
ｒ部、ＢｉｐＴｒ部を形成するわけだけ本発明をわかり
やすくするために以下省略する。
ＣＭＯＳのコレクタ電極の製造方法について図１５乃至
図１８を参照して説明する。Ｐ型Ｓｉ基板１０１にｎ+
埋め込み層１０２，ｐ+ 埋め込み層１０３をそれぞれ形
成し、その上にｎ型エピタキシャル層１０４を厚さ１．
０μｍ程成長する。次に図１５の素子断面図に示すよう
にＮチャネルＭＯＳトランジスタ部にＰウェル１０５，
ＰチャネルＭＯＳトランジスタ部にＮウェル１０６を形
成し、チャネルストッパー１０７，フィールド酸化膜１
０８を選択酸化法により形成する。次に、ゲート酸化膜
１０９を厚さ１５０オングストローム成長し、コレクタ
電極領域１１０のゲート酸化膜１０９を除去し、図１６
の素子断面図に示すように基板表面にポリシリコン１１
１を３０００オングストローム程堆積する。次に、８５
０℃で３０分程リン拡散を行うと図１７の素子断面図に
示す様にコレクタ電極領域１１０からリンがｎ+ 埋め込
み層に向かって拡散し高濃度のｎ+ 層１１２が形成され
る。次に図１８の素子断面図に示す様にフォトリソグラ
フィー技術によりゲート電極１１３及び所望のコレクタ
電極１１４を得る。以下、公知の技術を用いてＭＯＳＴ
ｒ部、ＢｉｐＴｒ部を形成するわけだけ本発明をわかり
やすくするために以下省略する。
【０００３】
【発明が解決しようとする課題】以上述べた従来のコレ
クタ電極の形成方法では、ｎ+ 埋め込み層まで拡散した
リンが達せず、コレクタ抵抗が高くなってしまいデバイ
スの性能を劣化させるという問題点があった。この問題
点は高温アニールをすることにより解決されるが、この
方法では、埋め込み層からのせり上りで耐圧が劣化する
という新たな問題が生じ本質的な解決ではない。又、上
述の問題点を解決する手段としてコレクタ領域にポリシ
リコンを埋め込む手段があるが、ポリシリコンのエッチ
バックを行なう際に、バイポーラトランジスタの能動領
域等にダメージが残り、デバイスの性能を劣化させると
いう新たな問題が生じ本質的な解決ではない。
クタ電極の形成方法では、ｎ+ 埋め込み層まで拡散した
リンが達せず、コレクタ抵抗が高くなってしまいデバイ
スの性能を劣化させるという問題点があった。この問題
点は高温アニールをすることにより解決されるが、この
方法では、埋め込み層からのせり上りで耐圧が劣化する
という新たな問題が生じ本質的な解決ではない。又、上
述の問題点を解決する手段としてコレクタ領域にポリシ
リコンを埋め込む手段があるが、ポリシリコンのエッチ
バックを行なう際に、バイポーラトランジスタの能動領
域等にダメージが残り、デバイスの性能を劣化させると
いう新たな問題が生じ本質的な解決ではない。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型のケイ素基板の一主面に選択的に
第２導電型の高濃度層を形成する工程と、前記第２導電
型の高濃度層の一主面上に選択的に非結晶層を形成する
工程とエピタキシャル層成長工程において前記第１導電
型のケイ素基板上に第２導電型のエピタキシャル層を成
長させ、同時に前記非結晶層上に第２導電型の多結晶ケ
イ素層を形成する工程を含むことを特徴とする。好まし
くは、前記非結晶層として多結晶ケイ素層を用いる。好
ましくは、前記非結晶層としてアモルファスケイ素層を
用いる。
造方法は、第１導電型のケイ素基板の一主面に選択的に
第２導電型の高濃度層を形成する工程と、前記第２導電
型の高濃度層の一主面上に選択的に非結晶層を形成する
工程とエピタキシャル層成長工程において前記第１導電
型のケイ素基板上に第２導電型のエピタキシャル層を成
長させ、同時に前記非結晶層上に第２導電型の多結晶ケ
イ素層を形成する工程を含むことを特徴とする。好まし
くは、前記非結晶層として多結晶ケイ素層を用いる。好
ましくは、前記非結晶層としてアモルファスケイ素層を
用いる。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１乃至図６は本発明の一実施例の主要製造工程順
の断面図である。図１の素子断面図に示す様に、ｐ型Ｓ
ｉ基板１０１にｎ+ 埋め込み層１０２，ｐ+ 埋め込み層
１０３をそれぞれ形成する。次にポリシリコン２０１を
２００オングストローム程度堆積し、フォトリソグラフ
ィー技術を用いて図２の素子断面図に示す様にコレクタ
電極形成領域のみポリシリコン２０１を残す。次に１μ
ｍ程度ｎ型エピタキシャル成長すると図３の素子断面図
に示す様に、ポリシリコン２０１上には低濃度のｎ型ポ
リシリコン層２０２が成長しそれ以外の場所にはｎ型エ
ピタキシャル層１０４が成長する。次に図４の素子断面
図に示すようにＮチャネルＭＯＳトランジスタ部にＰウ
ェル１０５，ＰチャネルＭＯＳトランジスタ部にＮウェ
ル１０６を形成し、チャネルストッパー１０７，フィー
ルド酸化膜１０８を選択酸化法により形成する。
る。図１乃至図６は本発明の一実施例の主要製造工程順
の断面図である。図１の素子断面図に示す様に、ｐ型Ｓ
ｉ基板１０１にｎ+ 埋め込み層１０２，ｐ+ 埋め込み層
１０３をそれぞれ形成する。次にポリシリコン２０１を
２００オングストローム程度堆積し、フォトリソグラフ
ィー技術を用いて図２の素子断面図に示す様にコレクタ
電極形成領域のみポリシリコン２０１を残す。次に１μ
ｍ程度ｎ型エピタキシャル成長すると図３の素子断面図
に示す様に、ポリシリコン２０１上には低濃度のｎ型ポ
リシリコン層２０２が成長しそれ以外の場所にはｎ型エ
ピタキシャル層１０４が成長する。次に図４の素子断面
図に示すようにＮチャネルＭＯＳトランジスタ部にＰウ
ェル１０５，ＰチャネルＭＯＳトランジスタ部にＮウェ
ル１０６を形成し、チャネルストッパー１０７，フィー
ルド酸化膜１０８を選択酸化法により形成する。
【０００６】次にゲート酸化膜１０９を厚さ１５０オン
グストローム成長し、コレクタ電極領域１１０のゲート
酸化膜１０９を除去し、図５の素子断面図に示すように
基板表面にポリシリコン１１１を３０００オングストロ
ーム程堆積する。次に８５０℃で３０分程リン拡散を行
なうと図６の素子断面図に示す様にコレクタ電極領域１
１０から、リンがｎ+ 埋め込み層に向かって拡散するが
ポリシリコン中のリンの拡散係数が高いため、リンが埋
め込み層まで達し高濃度のｎ+ 層２０３が形成される。
次に図６の素子断面図に示す様にフォトリソグラフィー
技術により、ゲート電極１１３及び本発明によるコレク
タ電極１１４を得る。
グストローム成長し、コレクタ電極領域１１０のゲート
酸化膜１０９を除去し、図５の素子断面図に示すように
基板表面にポリシリコン１１１を３０００オングストロ
ーム程堆積する。次に８５０℃で３０分程リン拡散を行
なうと図６の素子断面図に示す様にコレクタ電極領域１
１０から、リンがｎ+ 埋め込み層に向かって拡散するが
ポリシリコン中のリンの拡散係数が高いため、リンが埋
め込み層まで達し高濃度のｎ+ 層２０３が形成される。
次に図６の素子断面図に示す様にフォトリソグラフィー
技術により、ゲート電極１１３及び本発明によるコレク
タ電極１１４を得る。
【０００７】図７乃至図１４は本発明の第２の実施例の
製造工程順の断面図である。図７の素子断面図に示す様
にｐ型Ｓｉ基板１０１にｎ+ 埋め込み層１０２，ｐ+ 埋
め込み層１０３をそれぞれ形成する。次にフォトリソグ
ラフィー技術を用いて図８の素子断面図に示す様にコレ
クタ電極形成領域のみ２００オングストローム程度シリ
コンエッチする。次にポリシリコン３０１を４００オン
グストローム程度堆積し、全面エッチバックを行なうと
図９の素子断面図に示す様にコレクタ電極形成領域のみ
ポリシリコン３０１が残る。次に１μｍ程度ｎ型エピタ
キシャル成長すると図１０の素子断面図に示す様に、ポ
リシリコン３０１上には低濃度のｎ型ポリシリコン層２
０２が成長し、それ以外の場所にはｎ型エピタキシャル
層１０４が成長する。次に図１１の素子断面図に示す様
に、ＮチャネルＭＯＳトランジスタ部にＰウェル１０
５，ＰチャネルＭＯＳトランジスタ部にＮウェル１０６
を形成しｐ型チャネルストッパー１０７，フィールド酸
化膜１０８を選択酸化法により形成する。次にゲート酸
化膜１０９を厚さ１５０オングストローム成長しコレク
タ電極領域１１０のゲート酸化膜１０９を除去し、図１
２の素子断面図に示すように基板表面にポリシリコン１
１１を３０００オングストローム程堆積する。次に８５
０℃で３０分程度リン拡散を行なうと図１３の素子断面
図に示す様にコレクタ電極領域１１０からリンがｎ+ 埋
め込み層に向かって拡散するが、ポリシリコン中のリン
の拡散係数が高いため、リンが埋め込み層まで達し、高
濃度のｎ+ 層２０３が形成される。次に図１４の素子断
面図に示す様に、フォトリソグラフィー技術により、ゲ
ート電極１１３及び本発明によるコレクタ電極１１４を
得る。
製造工程順の断面図である。図７の素子断面図に示す様
にｐ型Ｓｉ基板１０１にｎ+ 埋め込み層１０２，ｐ+ 埋
め込み層１０３をそれぞれ形成する。次にフォトリソグ
ラフィー技術を用いて図８の素子断面図に示す様にコレ
クタ電極形成領域のみ２００オングストローム程度シリ
コンエッチする。次にポリシリコン３０１を４００オン
グストローム程度堆積し、全面エッチバックを行なうと
図９の素子断面図に示す様にコレクタ電極形成領域のみ
ポリシリコン３０１が残る。次に１μｍ程度ｎ型エピタ
キシャル成長すると図１０の素子断面図に示す様に、ポ
リシリコン３０１上には低濃度のｎ型ポリシリコン層２
０２が成長し、それ以外の場所にはｎ型エピタキシャル
層１０４が成長する。次に図１１の素子断面図に示す様
に、ＮチャネルＭＯＳトランジスタ部にＰウェル１０
５，ＰチャネルＭＯＳトランジスタ部にＮウェル１０６
を形成しｐ型チャネルストッパー１０７，フィールド酸
化膜１０８を選択酸化法により形成する。次にゲート酸
化膜１０９を厚さ１５０オングストローム成長しコレク
タ電極領域１１０のゲート酸化膜１０９を除去し、図１
２の素子断面図に示すように基板表面にポリシリコン１
１１を３０００オングストローム程堆積する。次に８５
０℃で３０分程度リン拡散を行なうと図１３の素子断面
図に示す様にコレクタ電極領域１１０からリンがｎ+ 埋
め込み層に向かって拡散するが、ポリシリコン中のリン
の拡散係数が高いため、リンが埋め込み層まで達し、高
濃度のｎ+ 層２０３が形成される。次に図１４の素子断
面図に示す様に、フォトリソグラフィー技術により、ゲ
ート電極１１３及び本発明によるコレクタ電極１１４を
得る。
【０００８】
【発明の効果】以上説明したように本発明は、コレクタ
電極下にｎ型ポリシリコン層を形成することにより、リ
ン拡散したリンがポリシリコン中の拡散係数の違いから
ｎ+ 埋め込み層に達し、図１９に示す様にコレクタ抵抗
を従来の１／３〜１／４に抑えることを実現したので、
駆動力が向上し、集積回路の高速動作を実現でき、デバ
イスの高性能化という効果を有する。又、本発明によれ
ば、低温プロセスでコレクタ電極を形成することにより
耐圧を確保した信頼性の高いデバイスを製造することが
できるという新たな効果も生じる。
電極下にｎ型ポリシリコン層を形成することにより、リ
ン拡散したリンがポリシリコン中の拡散係数の違いから
ｎ+ 埋め込み層に達し、図１９に示す様にコレクタ抵抗
を従来の１／３〜１／４に抑えることを実現したので、
駆動力が向上し、集積回路の高速動作を実現でき、デバ
イスの高性能化という効果を有する。又、本発明によれ
ば、低温プロセスでコレクタ電極を形成することにより
耐圧を確保した信頼性の高いデバイスを製造することが
できるという新たな効果も生じる。
【図１】本発明の一実施例の製造方法による半導体装置
の特徴を示す断面図である。
の特徴を示す断面図である。
【図２】本発明の一実施例の製造方法による半導体装置
の他の特徴を示す断面図である。
の他の特徴を示す断面図である。
【図３】本発明の一実施例の製造方法による半導体装置
のさらに他の特徴を示す断面図である。
のさらに他の特徴を示す断面図である。
【図４】本発明の一実施例の製造方法による半導体装置
のさらに他の特徴を示す断面図である。
のさらに他の特徴を示す断面図である。
【図５】本発明の一実施例の製造方法による半導体装置
のさらに他の特徴を示す断面図である。
のさらに他の特徴を示す断面図である。
【図６】本発明の一実施例の製造方法による半導体装置
のさらに他の特徴を示す断面図である。
のさらに他の特徴を示す断面図である。
【図７】本発明の第二の実施例の製造方法による半導体
装置の特徴を示す断面図である。
装置の特徴を示す断面図である。
【図８】本発明の第二の実施例の製造方法による半導体
装置の他の特徴を示す断面図である。
装置の他の特徴を示す断面図である。
【図９】本発明の第二の実施例の製造方法による半導体
装置のさらに他の特徴を示す断面図である。
装置のさらに他の特徴を示す断面図である。
【図１０】本発明の第二の実施例の製造方法による半導
体装置のさらに他の特徴を示す断面図である。
体装置のさらに他の特徴を示す断面図である。
【図１１】本発明の第二の実施例の製造方法による半導
体装置のさらに他の特徴を示す断面図である。
体装置のさらに他の特徴を示す断面図である。
【図１２】本発明の第二の実施例の製造方法による半導
体装置のさらに他の特徴を示す断面図である。
体装置のさらに他の特徴を示す断面図である。
【図１３】本発明の第二の実施例の製造方法による半導
体装置のさらに他の特徴を示す断面図である。
体装置のさらに他の特徴を示す断面図である。
【図１４】本発明の第二の実施例の製造方法による半導
体装置のさらに他の特徴を示す断面図である。
体装置のさらに他の特徴を示す断面図である。
【図１５】従来の製造方法による半導体装置の特徴を示
す断面図である。
す断面図である。
【図１６】従来の製造方法による半導体装置の他の特徴
を示す断面図である。
を示す断面図である。
【図１７】従来の製造方法による半導体装置のさらに他
の特徴を示す断面図である。
の特徴を示す断面図である。
【図１８】従来の製造方法による半導体装置のさらに他
の特徴を示す断面図である。
の特徴を示す断面図である。
【図１９】コレクタ抵抗値の比較図である。
１０１ ｐ型Ｓｉ基板 １０２ ｎ+ 埋め込み層 １０３ ｐ+ 埋め込み層 １０４ ｎ型エピタキシャル層 １０５ Ｐウェル １０６ Ｎウェル １０７ チャネルストッパー １０８ フィールド酸化膜 １０９ ゲート酸化膜 １１０ コレクタ電極領域 １１１ ポリシリコン １１２ 高濃度のｎ+ 層 １１３ ゲート電極 １１４ コレクタ電極 ２０１ ポリシリコン ２０２ 低濃度のｎ型ポリシリコン層 ２０３ 高濃度のｎ+ 層 ３０１ ポリシリコン
Claims (3)
- 【請求項１】 第１導電型のケイ素基板の一主面に選択
的に第２導電型の高濃度層を形成する工程と、前記第２
導電型の前記高濃度層の一主面上に選択的に非結晶層を
形成する工程と、エピタキシャル層成長工程であって前
記第１導電型の前記ケイ素基板上の前記第２導電型のエ
ピタキシャル層を成長させ同時に前記非結晶層上に第２
導電型の多結晶ケイ素層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記非結晶層が多結晶ケイ素層であるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記非結晶層がアモルファスケイ素層で
あることを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25325591A JPH0595087A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25325591A JPH0595087A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595087A true JPH0595087A (ja) | 1993-04-16 |
Family
ID=17248732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25325591A Pending JPH0595087A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595087A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014430A (ja) * | 1983-07-06 | 1985-01-25 | Toshiba Corp | 選択エピタキシヤル結晶成長法 |
| JPS61139063A (ja) * | 1984-12-11 | 1986-06-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPS6476756A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
-
1991
- 1991-10-01 JP JP25325591A patent/JPH0595087A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014430A (ja) * | 1983-07-06 | 1985-01-25 | Toshiba Corp | 選択エピタキシヤル結晶成長法 |
| JPS61139063A (ja) * | 1984-12-11 | 1986-06-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPS6476756A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Semiconductor integrated circuit device and manufacture thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980811 |