JPH0594374A - キヤツシユメモリ制御方式 - Google Patents
キヤツシユメモリ制御方式Info
- Publication number
- JPH0594374A JPH0594374A JP3114227A JP11422791A JPH0594374A JP H0594374 A JPH0594374 A JP H0594374A JP 3114227 A JP3114227 A JP 3114227A JP 11422791 A JP11422791 A JP 11422791A JP H0594374 A JPH0594374 A JP H0594374A
- Authority
- JP
- Japan
- Prior art keywords
- read request
- cache memory
- data
- processor module
- target address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュ・ミス時のデータ応答時間を短く
するキャッシュメモリ制御方式を提供する。 【構成】 ライトミスが発生したならば（Ｓ１０１）、
ライトミス対象アドレス（Ａ）を取り出し（Ｓ１０
２）、バスからリード要求が供給されたか否かを判断す
る（Ｓ１０３）。リード要求が供給されたならば、リー
ド要求アドレス（Ｂ）を取り出し（Ｓ１０５）、前記Ａ
と前記Ｂが一致するか否かを判断し（Ｓ１０６）、一致
するならば他のＣＰＵからのデータをモディファイ処理
し（Ｓ１０７）、リード要求元ＣＰＵへデータ応答を行
う（Ｓ１０８）。前記Ｓ１０３において無し及び前記Ｓ
１０６において不一致と判断された場合は、自ＣＰＵの
キャッシュメモリにデータを登録する（Ｓ１０４）。
するキャッシュメモリ制御方式を提供する。 【構成】 ライトミスが発生したならば（Ｓ１０１）、
ライトミス対象アドレス（Ａ）を取り出し（Ｓ１０
２）、バスからリード要求が供給されたか否かを判断す
る（Ｓ１０３）。リード要求が供給されたならば、リー
ド要求アドレス（Ｂ）を取り出し（Ｓ１０５）、前記Ａ
と前記Ｂが一致するか否かを判断し（Ｓ１０６）、一致
するならば他のＣＰＵからのデータをモディファイ処理
し（Ｓ１０７）、リード要求元ＣＰＵへデータ応答を行
う（Ｓ１０８）。前記Ｓ１０３において無し及び前記Ｓ
１０６において不一致と判断された場合は、自ＣＰＵの
キャッシュメモリにデータを登録する（Ｓ１０４）。
Description
【０００１】
【産業上の利用分野】この発明は、内部にキャッシュメ
モリを備えるプロセッサモジュールが、スプリット方式
のバスに複数接続され、各プロセッサモジュールが主記
憶装置を共有しているマルチプロセッサシステムにおい
て、キャッシュ・ミス時のデータ応答時間を短縮するキ
ャッシュメモリ制御方式に関する。
モリを備えるプロセッサモジュールが、スプリット方式
のバスに複数接続され、各プロセッサモジュールが主記
憶装置を共有しているマルチプロセッサシステムにおい
て、キャッシュ・ミス時のデータ応答時間を短縮するキ
ャッシュメモリ制御方式に関する。
【０００２】
【従来の技術】従来、図３に示すようなシステムバス２
０に接続された主記憶装置３０を複数のＣＰＵ１〜Ｎが
共有するようなマルチプロセッサシステムにおいて、性
能向上とバスアクセス頻度の低減を目的として、ストア
・イン方式のキャッシュメモリが採用されている。
０に接続された主記憶装置３０を複数のＣＰＵ１〜Ｎが
共有するようなマルチプロセッサシステムにおいて、性
能向上とバスアクセス頻度の低減を目的として、ストア
・イン方式のキャッシュメモリが採用されている。
【０００３】バス方式としては、要求から応答までの
間、バスを占有せずに通信が行われるスプリット方式が
採用され、各ＣＰＵ１〜Ｎのキャッシュメモリ間でのキ
ャッシュ・コヒーレンシが維持されるように管理されて
いる。
間、バスを占有せずに通信が行われるスプリット方式が
採用され、各ＣＰＵ１〜Ｎのキャッシュメモリ間でのキ
ャッシュ・コヒーレンシが維持されるように管理されて
いる。
【０００４】このような構成において、あるＣＰＵが内
部のキャッシュメモリのデータを使用したい場合に、書
き替えたい所望のデータが無い場合（ライト・ミスと呼
ぶ）が発生した時には、図２に示すような処理を行って
いた。
部のキャッシュメモリのデータを使用したい場合に、書
き替えたい所望のデータが無い場合（ライト・ミスと呼
ぶ）が発生した時には、図２に示すような処理を行って
いた。
【０００５】つまり、システムバスにライト・ミス対象
アドレスとリード要求が出される（ステップ２２）。次
にそのアドレスに対するデータの所有権を有する他のＣ
ＰＵ又は主記憶装置３０からデータ応答があったか否か
を確認する（ステップ２３）。データ応答を受信したな
らば、そのデータをモディファイ（書き替え）する（ス
テップ２４）。モディファイして得られたデータは、自
ＣＰＵのキャッシュメモリに所有権のあるデータ（以
下、これをＤｉｒｔｙなデータと呼ぶ）として登録する
（ステップ２５）。
アドレスとリード要求が出される（ステップ２２）。次
にそのアドレスに対するデータの所有権を有する他のＣ
ＰＵ又は主記憶装置３０からデータ応答があったか否か
を確認する（ステップ２３）。データ応答を受信したな
らば、そのデータをモディファイ（書き替え）する（ス
テップ２４）。モディファイして得られたデータは、自
ＣＰＵのキャッシュメモリに所有権のあるデータ（以
下、これをＤｉｒｔｙなデータと呼ぶ）として登録する
（ステップ２５）。
【０００６】
【発明が解決しようとする課題】このような方法であっ
たため、例えばライト・ミス処理中に他のＣＰＵから同
アドレス（ライト・ミス対象アドレス）に対するリード
要求が途中で自ＣＰＵに供給された場合、所望のデータ
をキャッシュメモリに登録した後に、再度リードして、
リード要求元ＣＰＵにリード応答しなければならないた
めに、リード要求したＣＰＵに対するデータ応答時間が
長くなるという問題があった。
たため、例えばライト・ミス処理中に他のＣＰＵから同
アドレス（ライト・ミス対象アドレス）に対するリード
要求が途中で自ＣＰＵに供給された場合、所望のデータ
をキャッシュメモリに登録した後に、再度リードして、
リード要求元ＣＰＵにリード応答しなければならないた
めに、リード要求したＣＰＵに対するデータ応答時間が
長くなるという問題があった。
【０００７】このようなことで、マルチプロセッサシス
テムの処理能力が充分に発揮されないという場合があっ
た。このためキャッシュ・ミス時（キャッシュメモリに
所望のデータが無い時）のデータ応答時間を短くする方
法が要請されていた。
テムの処理能力が充分に発揮されないという場合があっ
た。このためキャッシュ・ミス時（キャッシュメモリに
所望のデータが無い時）のデータ応答時間を短くする方
法が要請されていた。
【０００８】この発明は、以上の課題に鑑み為されたも
のであり、その目的とするところは、キャッシュ・ミス
時のデータ応答時間を短くするキャッシュメモリ制御方
式を提供することである。
のであり、その目的とするところは、キャッシュ・ミス
時のデータ応答時間を短くするキャッシュメモリ制御方
式を提供することである。
【０００９】
【課題を解決するための手段】この発明は、以上の目的
を達成するために、内部にキャッシュメモリを備えるプ
ロセッサモジュールが、スプリット方式のバスに複数接
続され、各プロセッサモジュールが主記憶装置を共有し
ているマルチプロセッサシステムにおいて、以下の特徴
的な各手段と方法によって改良した。
を達成するために、内部にキャッシュメモリを備えるプ
ロセッサモジュールが、スプリット方式のバスに複数接
続され、各プロセッサモジュールが主記憶装置を共有し
ているマルチプロセッサシステムにおいて、以下の特徴
的な各手段と方法によって改良した。
【００１０】つまり、他のプロセッサモジュールからの
読出し要求の有無とその読出し要求対象アドレスを検出
して出力する読出し要求検出手段と、自キャッシュメモ
リに書き替えたい所望のデータが無いときに、このデー
タの対象アドレスと前記読出し要求対象アドレスとの一
致／不一致を検出する一致／不一致検出手段とを備え
て、自キャッシュメモリに書き替えたい所望のデータが
無いときに、前記読出し要求が有り、かつ前記２つのア
ドレスが一致したならば、自キャッシュメモリに他のプ
ロセッサモジュール又は主記憶装置からの受信データを
登録せずに、この受信したデータを書き替えて得られる
応答データを、読出し要求を発行したプロセッサモジュ
ールに即時に返し、前記他のプロセッサモジュールから
の読出し要求がなければ自キャッシュメモリに、前記他
のプロセッサモジュール又は主記憶装置から受信したデ
ータを書き替えて登録することを特徴とする。
読出し要求の有無とその読出し要求対象アドレスを検出
して出力する読出し要求検出手段と、自キャッシュメモ
リに書き替えたい所望のデータが無いときに、このデー
タの対象アドレスと前記読出し要求対象アドレスとの一
致／不一致を検出する一致／不一致検出手段とを備え
て、自キャッシュメモリに書き替えたい所望のデータが
無いときに、前記読出し要求が有り、かつ前記２つのア
ドレスが一致したならば、自キャッシュメモリに他のプ
ロセッサモジュール又は主記憶装置からの受信データを
登録せずに、この受信したデータを書き替えて得られる
応答データを、読出し要求を発行したプロセッサモジュ
ールに即時に返し、前記他のプロセッサモジュールから
の読出し要求がなければ自キャッシュメモリに、前記他
のプロセッサモジュール又は主記憶装置から受信したデ
ータを書き替えて登録することを特徴とする。
【００１１】
【作用】この発明によれば、キャッシュメモリに書き替
えたい所望のデータが無い場合が発生した後に、他のプ
ロセッサモジュールから読出し要求が供給された場合、
読出し要求対象のアドレスが、前記書き替えたい所望の
データが無い対象アドレスと一致するならば、バスから
の受信データをキャッシュメモリに登録せずに、他のプ
ロセッサモジュール又は主記憶装置からのデータを書き
替えて得られる応答データを、即時に読出し要求を発行
したプロセッサモジュールに返しているので、キャッシ
ュ・ミス時のデータ応答を短時間に行うことができる。
えたい所望のデータが無い場合が発生した後に、他のプ
ロセッサモジュールから読出し要求が供給された場合、
読出し要求対象のアドレスが、前記書き替えたい所望の
データが無い対象アドレスと一致するならば、バスから
の受信データをキャッシュメモリに登録せずに、他のプ
ロセッサモジュール又は主記憶装置からのデータを書き
替えて得られる応答データを、即時に読出し要求を発行
したプロセッサモジュールに返しているので、キャッシ
ュ・ミス時のデータ応答を短時間に行うことができる。
【００１２】
【実施例】次にこの発明に係るキャッシュメモリ制御方
式の好適な一実施例を図面を用いて説明する。
式の好適な一実施例を図面を用いて説明する。
【００１３】図１は、このキャッシュメモリ制御方式の
処理フローチャートである。
処理フローチャートである。
【００１４】この処理フローチャートを説明する前に、
図４のマルチプロセッサシステムの機能ブロック図を用
いて、この処理を実現するための機能を説明する。
図４のマルチプロセッサシステムの機能ブロック図を用
いて、この処理を実現するための機能を説明する。
【００１５】図４は、基本的には従来の前記図３に示し
たシステム構成である。しかしながら、各ＣＰＵの構成
は同じであり、例えばＣＰＵ１は、命令を実行処理する
命令実行部（ＥＰＵ）１０と、ＥＰＵ１０とスプリット
方式のバス２０側からの要求発生によって、キャッシュ
メモリの制御、ＥＰＵ１０への応答、バス２０とのイン
ターフェース制御を行うキャッシュ制御部（ＣＣＵ）１
１で構成されている。更にＣＣＵ１１は、キャッシュメ
モリ１１２と、キャッシュメモリ制御部１１３と、バス
インターフェース部１１４とで構成されている。
たシステム構成である。しかしながら、各ＣＰＵの構成
は同じであり、例えばＣＰＵ１は、命令を実行処理する
命令実行部（ＥＰＵ）１０と、ＥＰＵ１０とスプリット
方式のバス２０側からの要求発生によって、キャッシュ
メモリの制御、ＥＰＵ１０への応答、バス２０とのイン
ターフェース制御を行うキャッシュ制御部（ＣＣＵ）１
１で構成されている。更にＣＣＵ１１は、キャッシュメ
モリ１１２と、キャッシュメモリ制御部１１３と、バス
インターフェース部１１４とで構成されている。
【００１６】キャッシュメモリ制御部１１３は、ＥＰＵ
１０によって制御され、例えばバスインターフェース部
１１４から供給されるリード要求有無信号ＲＤＲＱとリ
ード要求対象アドレス（ＲＤＡ０−３１）と、ライト・
ミス対象アドレス（ＷＴＭＡ０−３１）とから、キャッ
シュメモリ１１２を制御する。またバスインターフェー
ス部１１４とデータの授受などを行う。
１０によって制御され、例えばバスインターフェース部
１１４から供給されるリード要求有無信号ＲＤＲＱとリ
ード要求対象アドレス（ＲＤＡ０−３１）と、ライト・
ミス対象アドレス（ＷＴＭＡ０−３１）とから、キャッ
シュメモリ１１２を制御する。またバスインターフェー
ス部１１４とデータの授受などを行う。
【００１７】バスインターフェース部１４は、バス２０
とのデータの授受を行い、例えば、他のＣＰＵから発行
されたリード要求信号が供給されると、リード要求有無
信号（ＲＤＲＱ）を１にし、更にリード要求対象アドレ
ス（ＲＤＡ０−３１）を検出して、キャッシュメモリ制
御部１１３に供給するなどを行い、バス２０とキャッシ
ュメモリ制御部１１３との間のデータの授受を行う。
とのデータの授受を行い、例えば、他のＣＰＵから発行
されたリード要求信号が供給されると、リード要求有無
信号（ＲＤＲＱ）を１にし、更にリード要求対象アドレ
ス（ＲＤＡ０−３１）を検出して、キャッシュメモリ制
御部１１３に供給するなどを行い、バス２０とキャッシ
ュメモリ制御部１１３との間のデータの授受を行う。
【００１８】次に図１の処理フローチャートを説明す
る。
る。
【００１９】まずＣＰＵ１のキャッシュメモリ制御部１
１３において、ライト・ミスが発生したか否かを判断す
る（ステップ１０１）。ライト・ミスが生じるとキャッ
シュメモリ制御部１１３は、ライト・ミス対象アドレス
（ＷＴＭＡ０−３１）を取り出す（ステップ１０２）。
１３において、ライト・ミスが発生したか否かを判断す
る（ステップ１０１）。ライト・ミスが生じるとキャッ
シュメモリ制御部１１３は、ライト・ミス対象アドレス
（ＷＴＭＡ０−３１）を取り出す（ステップ１０２）。
【００２０】次にキャッシュメモリ制御部１１３は、バ
ス２０から他のＣＰＵが発行したリード要求が供給され
たか否かを監視する（ステップ１０３）。リード要求が
検出されなければキャッシュメモリ制御部１１３は、キ
ャッシュメモリ１１２にデータを登録する（ステップ１
０４）。しかしながらバス２０からバスインターフェー
ス部１１４にリード要求が供給されたならば、そのリー
ド要求に対してリード要求有無信号ＲＤＲＱを１とし、
更にリード要求対象アドレス（ＲＤＡ０−３１）を取り
出して、キャッシュメモリ制御部１１３に供給する（ス
テップ１０５）。
ス２０から他のＣＰＵが発行したリード要求が供給され
たか否かを監視する（ステップ１０３）。リード要求が
検出されなければキャッシュメモリ制御部１１３は、キ
ャッシュメモリ１１２にデータを登録する（ステップ１
０４）。しかしながらバス２０からバスインターフェー
ス部１１４にリード要求が供給されたならば、そのリー
ド要求に対してリード要求有無信号ＲＤＲＱを１とし、
更にリード要求対象アドレス（ＲＤＡ０−３１）を取り
出して、キャッシュメモリ制御部１１３に供給する（ス
テップ１０５）。
【００２１】次にキャッシュメモリ制御部１１３は、ラ
イト・ミス対象アドレス（ＷＴＭＡ０−３１）と、バス
インターフェース部１１４から供給されたリード要求有
無信号（ＲＤＲＱ）が論理『１』であることを確認し、
更にリード要求対象アドレス（ＲＤＡ０−３１）とライ
ト・ミス対象アドレス（ＷＴＭＡ０−３１）が一致する
か否かを確認する（ステップ１０６）。リード要求有無
信号（ＲＤＲＱ）が論理『１』で、更に前記２つのアド
レスが一致しないならば前記ステップ１０４に進み処理
する。しかしながらリード要求有無信号（ＲＤＲＱ）が
論理『１』で、更に前記２つのアドレスが一致するなら
ば、キャッシュメモリ制御部１１３は他のＣＰＵが発行
したデータをモディファイ処理する（ステップ１０
７）。次にモディファイ処理で得られたデータを、キャ
ッシュメモリ１１２に登録することなく、バスインター
フェース部１１４、バス２０を介して即時にリード要求
元ＣＰＵに応答出力する（ステップ１０８）。
イト・ミス対象アドレス（ＷＴＭＡ０−３１）と、バス
インターフェース部１１４から供給されたリード要求有
無信号（ＲＤＲＱ）が論理『１』であることを確認し、
更にリード要求対象アドレス（ＲＤＡ０−３１）とライ
ト・ミス対象アドレス（ＷＴＭＡ０−３１）が一致する
か否かを確認する（ステップ１０６）。リード要求有無
信号（ＲＤＲＱ）が論理『１』で、更に前記２つのアド
レスが一致しないならば前記ステップ１０４に進み処理
する。しかしながらリード要求有無信号（ＲＤＲＱ）が
論理『１』で、更に前記２つのアドレスが一致するなら
ば、キャッシュメモリ制御部１１３は他のＣＰＵが発行
したデータをモディファイ処理する（ステップ１０
７）。次にモディファイ処理で得られたデータを、キャ
ッシュメモリ１１２に登録することなく、バスインター
フェース部１１４、バス２０を介して即時にリード要求
元ＣＰＵに応答出力する（ステップ１０８）。
【００２２】このようにして、ライト・ミスが発生した
後に、他のＣＰＵからリード要求が供給されたならば、
応答処理して終了する。
後に、他のＣＰＵからリード要求が供給されたならば、
応答処理して終了する。
【００２３】次に図５を用いて、キャッシュメモリ制御
部１１３を実現する具体的な回路例を説明する。この回
路は、図１に示した処理の内、ステップ１０６を論理回
路で実現した一つの例である。
部１１３を実現する具体的な回路例を説明する。この回
路は、図１に示した処理の内、ステップ１０６を論理回
路で実現した一つの例である。
【００２４】ライト・ミス対象アドレス（ＷＴＭＡ０−
３１）は、一致検出部分である例えばＥｘ−ＮＯＲ４１
に供給され、他のＣＰＵからバスインターフェース部１
１４を介して供給されたリード要求対象アドレス（ＲＤ
Ａ０−３１）も、Ｅｘ−ＮＯＲ４１に供給される。Ｅｘ
−ＮＯＲ４１の出力は、ＡＮＤ４２に供給され、更にバ
スインターフェース部１１４から供給されるリード要求
有無信号（ＲＤＲＱ）もＡＮＤ４２に供給され、ＡＮＤ
４２の出力として、一致／不一致検出用信号ＲＤＲＥＳ
が出力される。このＲＤＲＥＳの状態によって、前記図
１のステップ１０６において、ステップ１０７、ステッ
プ１０４のどちらに進むかを判断する。つまり例えばＷ
ＴＭＡ０−３１とＲＤＡ０−３１が一致すると、Ｅｘ−
ＮＯＲ４１の出力は論理『１』となり、バスインタフェ
ース部１１４より、リード要求がありＲＤＲＱ＝『１』
が供給されると、ＡＮＤ４２の出力は論理『１』となっ
て、一致を示す。また論理『０』のときには、不一致を
示す。
３１）は、一致検出部分である例えばＥｘ−ＮＯＲ４１
に供給され、他のＣＰＵからバスインターフェース部１
１４を介して供給されたリード要求対象アドレス（ＲＤ
Ａ０−３１）も、Ｅｘ−ＮＯＲ４１に供給される。Ｅｘ
−ＮＯＲ４１の出力は、ＡＮＤ４２に供給され、更にバ
スインターフェース部１１４から供給されるリード要求
有無信号（ＲＤＲＱ）もＡＮＤ４２に供給され、ＡＮＤ
４２の出力として、一致／不一致検出用信号ＲＤＲＥＳ
が出力される。このＲＤＲＥＳの状態によって、前記図
１のステップ１０６において、ステップ１０７、ステッ
プ１０４のどちらに進むかを判断する。つまり例えばＷ
ＴＭＡ０−３１とＲＤＡ０−３１が一致すると、Ｅｘ−
ＮＯＲ４１の出力は論理『１』となり、バスインタフェ
ース部１１４より、リード要求がありＲＤＲＱ＝『１』
が供給されると、ＡＮＤ４２の出力は論理『１』となっ
て、一致を示す。また論理『０』のときには、不一致を
示す。
【００２５】以上の実施例によれば、自ＣＰＵにおいて
ライト・ミスが発生した場合に、他のＣＰＵからのリー
ド要求が供給されると、従来のようにデータをキャッシ
ュメモリに一旦登録してからデータを読み出してリード
要求元ＣＰＵにデータ応答するのではなく、リード要求
対象アドレスとライト・ミス対象アドレスが一致する場
合は、キャッシュメモリ１１２にデータを登録すること
なく、他のＣＰＵからのデータをモディファ処理して得
られるデータを即時にリード要求元ＣＰＵに応答出力さ
せているので、キャッシュ・ミス時の、他のＣＰＵに対
するデータ応答時間を短縮させることができる。
ライト・ミスが発生した場合に、他のＣＰＵからのリー
ド要求が供給されると、従来のようにデータをキャッシ
ュメモリに一旦登録してからデータを読み出してリード
要求元ＣＰＵにデータ応答するのではなく、リード要求
対象アドレスとライト・ミス対象アドレスが一致する場
合は、キャッシュメモリ１１２にデータを登録すること
なく、他のＣＰＵからのデータをモディファ処理して得
られるデータを即時にリード要求元ＣＰＵに応答出力さ
せているので、キャッシュ・ミス時の、他のＣＰＵに対
するデータ応答時間を短縮させることができる。
【００２６】以上の実施例の図５において、キャッシュ
メモリ制御部の処理の一部を論理回路で実現したが、プ
ログラムで同じことを実行させるようにしても良い。
メモリ制御部の処理の一部を論理回路で実現したが、プ
ログラムで同じことを実行させるようにしても良い。
【００２７】
【発明の効果】以上述べたようにこの発明によれば、リ
ード要求検出手段と、一致／不一致検出手段とを備え
て、自キャッシュメモリに書き替えたい所望のデータが
無い状態が生じたときに、読出し要求が有り、かつ前記
２つのアドレスの一致があったならば、自プロセッサモ
ジュールのキャッシュメモリに受信データを登録せず、
受信したデータを書き替えて得られる応答データを、読
出し要求を発行したプロセッサモジュールに即時に返し
ているので、キャッシュ・ミス時のデータ応答時間を短
縮することができる。
ード要求検出手段と、一致／不一致検出手段とを備え
て、自キャッシュメモリに書き替えたい所望のデータが
無い状態が生じたときに、読出し要求が有り、かつ前記
２つのアドレスの一致があったならば、自プロセッサモ
ジュールのキャッシュメモリに受信データを登録せず、
受信したデータを書き替えて得られる応答データを、読
出し要求を発行したプロセッサモジュールに即時に返し
ているので、キャッシュ・ミス時のデータ応答時間を短
縮することができる。
【００２８】従ってマルチプロセッサシステムの処理能
力を充分に発揮させることができる。
力を充分に発揮させることができる。
【図１】この発明に係る一実施例のキャッシュメモリ制
御方式の処理フローチャートである。
御方式の処理フローチャートである。
【図２】従来例に係る処理フローチャートである。
【図３】従来例に係るシステムの機能ブロック図であ
る。
る。
【図４】図１に係るシステムの機能ブロック図である。
【図５】図４に係るキャッシュメモリ制御部の回路図で
ある。
ある。
１〜Ｎ…ＣＰＵ、１０…ＥＰＵ、１１…ＣＣＵ、１１２
…キャッシュメモリ、１１３…キャッシュメモリ制御
部、１１４…バスインターフェース部、２０…バス、３
０…主記憶装置。
…キャッシュメモリ、１１３…キャッシュメモリ制御
部、１１４…バスインターフェース部、２０…バス、３
０…主記憶装置。
Claims (1)
- 【請求項１】 内部にキャッシュメモリを備えるプロセ
ッサモジュールが、スプリット方式のバスに複数接続さ
れ、各プロセッサモジュールが主記憶装置を共有してい
るマルチプロセッサシステムにおいて、 他のプロセッサモジュールからの読出し要求の有無とそ
の読出し要求対象アドレスを検出して出力する読出し要
求検出手段と、 自キャッシュメモリに書き替えたい所望のデータが無い
ときに、このデータの対象アドレスと前記読出し要求対
象アドレスとの一致／不一致を検出する一致／不一致検
出手段とを備えて、 自キャッシュメモリに書き替えたい所望のデータが無い
ときに、前記読出し要求が有り、かつ前記２つのアドレ
スが一致したならば、自キャッシュメモリに他のプロセ
ッサモジュール又は主記憶装置からの受信データを登録
せずに、この受信したデータを書き替えて得られる応答
データを、読出し要求を発行したプロセッサモジュール
に即時に返し、前記他のプロセッサモジュールからの読
出し要求がなければ自キャッシュメモリに、前記他のプ
ロセッサモジュール又は主記憶装置から受信したデータ
を書き替えて登録することを特徴とするキャッシュメモ
リ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11422791A JP3219422B2 (ja) | 1991-05-20 | 1991-05-20 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11422791A JP3219422B2 (ja) | 1991-05-20 | 1991-05-20 | キャッシュメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0594374A true JPH0594374A (ja) | 1993-04-16 |
| JP3219422B2 JP3219422B2 (ja) | 2001-10-15 |
Family
ID=14632422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11422791A Expired - Fee Related JP3219422B2 (ja) | 1991-05-20 | 1991-05-20 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3219422B2 (ja) |
-
1991
- 1991-05-20 JP JP11422791A patent/JP3219422B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3219422B2 (ja) | 2001-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0666056B2 (ja) | 情報処理システム | |
| JP2695017B2 (ja) | データ転送方式 | |
| EP0348240B1 (en) | Microprocessor equipped with parity control unit on same chip | |
| JPH04213136A (ja) | 参照ビット，変更ビットの更新方法 | |
| WO1997004392A1 (en) | Shared cache memory device | |
| JP2000132430A (ja) | 信号処理装置 | |
| JPS5832427B2 (ja) | 多重情報処理システム | |
| JP3187446B2 (ja) | キャッシュメモリ制御装置 | |
| JP3219422B2 (ja) | キャッシュメモリ制御方式 | |
| JP3052460B2 (ja) | 協調処理型情報処理装置 | |
| JPH06274415A (ja) | 共有メモリシステム | |
| JP3226557B2 (ja) | マルチプロセッサシステム | |
| JPH10198644A (ja) | 同期制御方法およびマルチプロセッサシステム | |
| JPH0644261B2 (ja) | マルチプロセッサシステムにおけるキャッシュ制御方式 | |
| JP3536781B2 (ja) | バス制御方法 | |
| CN115794670A (zh) | 一种缓存系统及其管理方法 | |
| JP3047992B2 (ja) | 主記憶キー制御方法 | |
| JPH04291642A (ja) | キャッシュ制御方式 | |
| JPH113288A (ja) | キャッシュメモリ装置およびキャッシュメモリの障害制御方法 | |
| JPH06124235A (ja) | キャッシュ制御方式 | |
| JPH03168860A (ja) | 並列プロセッサのバッファ記憶制御装置 | |
| JPH09293054A (ja) | マルチプロセッサシステム | |
| JPH11102340A (ja) | プロセッサシステム及びそのバスアクセス方法 | |
| JPH05204845A (ja) | データ処理装置及びその制御方法 | |
| JPH04117538A (ja) | メモリ制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |