JPH0593759A - 集積回路のための単一の走査クロツク及び単一の出力相を有する走査路型式の動作分析装置 - Google Patents
集積回路のための単一の走査クロツク及び単一の出力相を有する走査路型式の動作分析装置Info
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- JPH0593759A JPH0593759A JP3273791A JP27379191A JPH0593759A JP H0593759 A JPH0593759 A JP H0593759A JP 3273791 A JP3273791 A JP 3273791A JP 27379191 A JP27379191 A JP 27379191A JP H0593759 A JPH0593759 A JP H0593759A
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- G01R31/317—Testing of digital circuits
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】 （修正有）
【目的】集積回路の異なる機能ブロックの分離した分析
が可能な単一の走査クロックと出力相を持つ走査路型式
の動作分析装置の提供。 【構成】集積回路のそれぞれの機能ブロックに対して、
刺激入力に位置する第１の一連の走査セル２と評定出力
に位置する第２の一連の走査セル３とで構成され、各セ
ル２，３は、マスター部Ｍと、スレーブ部Ｓと、実質的
に方形状の波形の走査クロック信号ＳＣＫの対向した相
と一致しているそれぞれのマスター・クロック及びスレ
ーブ・クロック信号の下でそのマスター部Ｍとスレーブ
部Ｓを交互に可能化するスイッチング手段８，５０とか
らなっている。各対にある一連の走査セル２，３にはク
ロック発生手段（図示されていない）が連動していて、
マスター・クロック及びスレーブ・クロックを走査クロ
ックＳＣＫから局部的に得ている。
が可能な単一の走査クロックと出力相を持つ走査路型式
の動作分析装置の提供。 【構成】集積回路のそれぞれの機能ブロックに対して、
刺激入力に位置する第１の一連の走査セル２と評定出力
に位置する第２の一連の走査セル３とで構成され、各セ
ル２，３は、マスター部Ｍと、スレーブ部Ｓと、実質的
に方形状の波形の走査クロック信号ＳＣＫの対向した相
と一致しているそれぞれのマスター・クロック及びスレ
ーブ・クロック信号の下でそのマスター部Ｍとスレーブ
部Ｓを交互に可能化するスイッチング手段８，５０とか
らなっている。各対にある一連の走査セル２，３にはク
ロック発生手段（図示されていない）が連動していて、
マスター・クロック及びスレーブ・クロックを走査クロ
ックＳＣＫから局部的に得ている。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路のための単一
の走査クロック及び単一の出力相を持つ走査路型式の動
作分析装置に関する。
の走査クロック及び単一の出力相を持つ走査路型式の動
作分析装置に関する。
【０００２】
【従来の技術】いわゆる走査路型式は、例えばマイクロ
プロセッサのような集積回路の１つ又はそれ以上の機能
ブロックが正しく動作しているかどうかを検査するため
に従来より使用されている分析の一種の型式である。こ
れは、その同じ機能ブロックの動作状態を刺激したり評
定したりする機能を持つ個々の機能ブロックの入力及び
出力に位置される一連の走査セル (ラッチ個々上で動作
する直列型走査信号の使用に基づいている。
プロセッサのような集積回路の１つ又はそれ以上の機能
ブロックが正しく動作しているかどうかを検査するため
に従来より使用されている分析の一種の型式である。こ
れは、その同じ機能ブロックの動作状態を刺激したり評
定したりする機能を持つ個々の機能ブロックの入力及び
出力に位置される一連の走査セル (ラッチ個々上で動作
する直列型走査信号の使用に基づいている。
【０００３】この方法では、検査中における機能ブロッ
クの動作状態を累進的に更新し、入力における直列信号
の各問合せでもってその同じ機能ブロックにより取られ
る種々な動作状態を示している信号を出力において対応
的に得るのが可能である。これに関して、マイクロプロ
セッサのような装置は、大きな範囲において、例えばク
ロック信号によって設定される一定の割合においてクロ
ック駆動されるシーケンス状ロジックによって構成され
る。かくして、その入力及び出力信号がクロック駆動さ
れる、すなわち、クロック信号により制御される機能ブ
ロックを識別することは容易である。
クの動作状態を累進的に更新し、入力における直列信号
の各問合せでもってその同じ機能ブロックにより取られ
る種々な動作状態を示している信号を出力において対応
的に得るのが可能である。これに関して、マイクロプロ
セッサのような装置は、大きな範囲において、例えばク
ロック信号によって設定される一定の割合においてクロ
ック駆動されるシーケンス状ロジックによって構成され
る。かくして、その入力及び出力信号がクロック駆動さ
れる、すなわち、クロック信号により制御される機能ブ
ロックを識別することは容易である。
【０００４】もしも機能ブロックの入力のクロック駆動
相がその同じ入力のいくつか又はすべての変更を直列に
走査することにより長くされるならば、破損されるもの
は何もない。この前提は、そのロジックが静的である限
り、必然的に有効である。静的ロジックでもって作られ
た一般的機能ブロックの場合には、入力が記憶されるこ
とになる“刺激相”及び機能ブロックの出力が出力セル
すなわちラッチに記憶される“評定相”を規定すること
が可能である。
相がその同じ入力のいくつか又はすべての変更を直列に
走査することにより長くされるならば、破損されるもの
は何もない。この前提は、そのロジックが静的である限
り、必然的に有効である。静的ロジックでもって作られ
た一般的機能ブロックの場合には、入力が記憶されるこ
とになる“刺激相”及び機能ブロックの出力が出力セル
すなわちラッチに記憶される“評定相”を規定すること
が可能である。
【０００５】また一般的に、もとのロジックに関連した
走査路分析により要請される変更は、各入力及び出力に
走査つまりラッチセルを付加し、通常の機能路から来る
入力信号を並列に記憶し、つまり、外部通路から来る直
列入力を受けて記憶する古い機能を維持するように、挿
入された１つを前以って存在する１つに接続することに
よって表わされる。
走査路分析により要請される変更は、各入力及び出力に
走査つまりラッチセルを付加し、通常の機能路から来る
入力信号を並列に記憶し、つまり、外部通路から来る直
列入力を受けて記憶する古い機能を維持するように、挿
入された１つを前以って存在する１つに接続することに
よって表わされる。
【０００６】各走査セル (ラッチ) は、走査信号を制御
する走査クロックの対向セル相に際し、入力に呈示され
る新しいデータを記憶しそして前に記憶されたデータを
出力に与えるマスター部及びスレーブ部からなってい
る。既知の走査において、走査クロックの２つの相は、
集積回路の入力において発生されそしてそれらが関連し
たセルに到達するまで、それを通して伝搬するように作
られる。これは、特に非常に長い通路の場合に、スレー
ブ部を開放しながらマスター部をチャージさせて、その
マスター部へと導入される新しい内容をすぐに失うこと
になる２つの相の重畳に起因するリスクを含んでいる。
する走査クロックの対向セル相に際し、入力に呈示され
る新しいデータを記憶しそして前に記憶されたデータを
出力に与えるマスター部及びスレーブ部からなってい
る。既知の走査において、走査クロックの２つの相は、
集積回路の入力において発生されそしてそれらが関連し
たセルに到達するまで、それを通して伝搬するように作
られる。これは、特に非常に長い通路の場合に、スレー
ブ部を開放しながらマスター部をチャージさせて、その
マスター部へと導入される新しい内容をすぐに失うこと
になる２つの相の重畳に起因するリスクを含んでいる。
【０００７】
【発明が解決しようとする課題】本発明の主な目的は、
上述した欠点を持たない集積回路のための走査路型式の
動作分析装置を提供することにある。本発明の別な目的
は１つを他のものから隔絶し、集積回路の異なる機能ブ
ロックの分離せる分析を可能にする前述の型式の装置を
提供することにある。
上述した欠点を持たない集積回路のための走査路型式の
動作分析装置を提供することにある。本発明の別な目的
は１つを他のものから隔絶し、集積回路の異なる機能ブ
ロックの分離せる分析を可能にする前述の型式の装置を
提供することにある。
【０００８】
【課題を解決するための手段】本発明によると、かかる
目的は、分析される予定の集積回路の各それぞれの機能
ブロックの刺激入力に位置される第１の一連の走査セル
と、各それぞれの前述の機能ブロックの評定出力に位置
される第２の一連の走査セルとから成り、各セルがマス
ター部と、スレーブ部と、実質的に方形状の波形を持つ
走査クロック信号の対向せる位相と一致したそれぞれの
マスター・クロック及びスレーブ・クロック信号の制御
の下でそのマスター及びスレーブ部を交互に可能化する
スイッチング手段とを含んでいて、更に、マスター・ク
ロック及びスレーブ・クロックをその走査クロックから
局部的に得るために各対の一連の走査セルと連動される
クロック発生手段を備えていることを特徴とする装置で
もって達成される。
目的は、分析される予定の集積回路の各それぞれの機能
ブロックの刺激入力に位置される第１の一連の走査セル
と、各それぞれの前述の機能ブロックの評定出力に位置
される第２の一連の走査セルとから成り、各セルがマス
ター部と、スレーブ部と、実質的に方形状の波形を持つ
走査クロック信号の対向せる位相と一致したそれぞれの
マスター・クロック及びスレーブ・クロック信号の制御
の下でそのマスター及びスレーブ部を交互に可能化する
スイッチング手段とを含んでいて、更に、マスター・ク
ロック及びスレーブ・クロックをその走査クロックから
局部的に得るために各対の一連の走査セルと連動される
クロック発生手段を備えていることを特徴とする装置で
もって達成される。
【０００９】この方法において、その走査クロック信号
はそれ自体、単一相での集積回路を通して伝搬される
が、他の相は局部的にのみ発生されて、長い通路にわた
る両相の伝搬の場合に生じることになる２つの相の部分
的重畳に起因した問題を回避する。他方、我々は個々の
機能ブロックの周囲で局部的に終結されている構造を取
扱っているので、第２の相の局部的発生は明らかにいか
なる困難をも生じさせない。
はそれ自体、単一相での集積回路を通して伝搬される
が、他の相は局部的にのみ発生されて、長い通路にわた
る両相の伝搬の場合に生じることになる２つの相の部分
的重畳に起因した問題を回避する。他方、我々は個々の
機能ブロックの周囲で局部的に終結されている構造を取
扱っているので、第２の相の局部的発生は明らかにいか
なる困難をも生じさせない。
【００１０】集積回路の異なる機能ブロックの相互絶縁
の問題に関する限り、これは、マシン・クロックのそれ
ぞれの相に対してすべての刺激及び評定セルの走査クロ
ックをフックし、その同じブロックの刺激相中及び評定
相中に、その機能ブロックの刺激セル及び評定セルを更
新するために必要な相に対する分析の下において所定の
機能ブロックの動作クロックを無能化することにより解
決される。
の問題に関する限り、これは、マシン・クロックのそれ
ぞれの相に対してすべての刺激及び評定セルの走査クロ
ックをフックし、その同じブロックの刺激相中及び評定
相中に、その機能ブロックの刺激セル及び評定セルを更
新するために必要な相に対する分析の下において所定の
機能ブロックの動作クロックを無能化することにより解
決される。
【００１１】他方、この発明による装置は、マシン・ク
ロックの２つの異なる相において動作するが、単一の出
力相を持つこともできる。これは、他の相上における２
つの出力相の１つの一時的解釈を実行する手段をその装
置自体に与えて、単一の相及び単一の出力ピンを使用す
ることによって達成される。本発明の特徴は、添付図面
に非限定的例として例示されている実施例についての以
下の詳細な記載から一層明瞭に理解されよう。
ロックの２つの異なる相において動作するが、単一の出
力相を持つこともできる。これは、他の相上における２
つの出力相の１つの一時的解釈を実行する手段をその装
置自体に与えて、単一の相及び単一の出力ピンを使用す
ることによって達成される。本発明の特徴は、添付図面
に非限定的例として例示されている実施例についての以
下の詳細な記載から一層明瞭に理解されよう。
【００１２】
【実施例】図１において、参照番号１はＰＬＡ (プログ
ラマブル・ロジック・アレイ) 、ＲＯＭメモリー (リー
ド・オンリ・メモリー) 又はもっと一般的には、スタチ
ック・ロジック・ブロックのような集積回路の機能ブロ
ックを示している。機能ブロック１には一連の入力走査
セル２と一連の出力走査セル３とが連動されている。通
常の動作状態の下において、入力走査セル２は刺激相で
の機能ブロック１におけるデータとして挿入される論理
信号を入力Ｉにおいて受信し、そして出力走査セル３は
評定相での同じ機能ブロックにおいて読み出される論理
データDuに対応する出力信号Ｕを配送し、それらのセル
は、外部システム・クロックXTALINから得られるマシン
・クロックCKから得られた動作クロックCKPの高いCKPの
高い相CKPH及び低い相CKPLによってそれぞれ制御され
る。
ラマブル・ロジック・アレイ) 、ＲＯＭメモリー (リー
ド・オンリ・メモリー) 又はもっと一般的には、スタチ
ック・ロジック・ブロックのような集積回路の機能ブロ
ックを示している。機能ブロック１には一連の入力走査
セル２と一連の出力走査セル３とが連動されている。通
常の動作状態の下において、入力走査セル２は刺激相で
の機能ブロック１におけるデータとして挿入される論理
信号を入力Ｉにおいて受信し、そして出力走査セル３は
評定相での同じ機能ブロックにおいて読み出される論理
データDuに対応する出力信号Ｕを配送し、それらのセル
は、外部システム・クロックXTALINから得られるマシン
・クロックCKから得られた動作クロックCKPの高いCKPの
高い相CKPH及び低い相CKPLによってそれぞれ制御され
る。
【００１３】しかし走査路分析中、その動作クロックは
以下に記述されるようにクランプされ、走査セル２及び
３は、走査クロックSCK の制御の下で且つその走査クロ
ックのものと交互するそれぞれの相SCKH及びSCKLの制御
の下で直列の走査信号SIN のそれぞれの交互せる相SINH
及びSINLを受信する。機能ブロック１の動作状況を示し
ている走査セル・チェーン２及び３の状態は、信号SOUT
H 及びSOUTL の形態において上述したチェーンからその
出力に与えられる。
以下に記述されるようにクランプされ、走査セル２及び
３は、走査クロックSCK の制御の下で且つその走査クロ
ックのものと交互するそれぞれの相SCKH及びSCKLの制御
の下で直列の走査信号SIN のそれぞれの交互せる相SINH
及びSINLを受信する。機能ブロック１の動作状況を示し
ている走査セル・チェーン２及び３の状態は、信号SOUT
H 及びSOUTL の形態において上述したチェーンからその
出力に与えられる。
【００１４】各走査セル２又は３は、図２に例示されて
いるように、主として、到着した新しいデータを記憶し
そして前に記憶したデータを出力において利用する仕事
を持つマスター部Ｍとスレーブ部Ｓとで構成されるのが
好ましい。マスター部Ｍはインバータ４と、CMOS型であ
って、Ｐチャンネル及びＮチャンネルの２つの抵抗性ト
ランジスタ５及び６とから成り、それらトランジスタ
は、プラス電源とインバータの入力との間及びそのイン
バータの入力と接地との間に直列に置かれたドレイン−
ソース接合部と、インバータ４の出力に共通に接続され
たゲートとをそれぞれ持っている。通常の動作中、その
入力には、セル２なのか又はセル３なのかに従って、信
号Ｉか又はデータDuのいずれかが適用され、マシン・ク
ロックCKから得られた動作クロックCKP にて駆動される
トランジスタ７によって制御されて、その出力に出され
るデータDiか又は出力信号Ｕのいずれかを決定する。他
方、走査路中、マスター部Ｍは、走査クロックSCK のそ
れぞれの交互せる相SCKHがSCKLにより駆動されるトラン
ジスタ８の制御下で、その受信した信号を表わしている
ことなく動作状態へのそれらの切換えを決定するそれぞ
れの走査信号SINH及びSINLを受信する。
いるように、主として、到着した新しいデータを記憶し
そして前に記憶したデータを出力において利用する仕事
を持つマスター部Ｍとスレーブ部Ｓとで構成されるのが
好ましい。マスター部Ｍはインバータ４と、CMOS型であ
って、Ｐチャンネル及びＮチャンネルの２つの抵抗性ト
ランジスタ５及び６とから成り、それらトランジスタ
は、プラス電源とインバータの入力との間及びそのイン
バータの入力と接地との間に直列に置かれたドレイン−
ソース接合部と、インバータ４の出力に共通に接続され
たゲートとをそれぞれ持っている。通常の動作中、その
入力には、セル２なのか又はセル３なのかに従って、信
号Ｉか又はデータDuのいずれかが適用され、マシン・ク
ロックCKから得られた動作クロックCKP にて駆動される
トランジスタ７によって制御されて、その出力に出され
るデータDiか又は出力信号Ｕのいずれかを決定する。他
方、走査路中、マスター部Ｍは、走査クロックSCK のそ
れぞれの交互せる相SCKHがSCKLにより駆動されるトラン
ジスタ８の制御下で、その受信した信号を表わしている
ことなく動作状態へのそれらの切換えを決定するそれぞ
れの走査信号SINH及びSINLを受信する。
【００１５】スレープ部Ｓは、走査クロックSCK により
駆動されるトランジスタ50を通してマスター部Ｍのイン
バータ４の出力に接続された入力を持つインバータ９
と、CMOS型であって、Ｐチャンネル及びＮチャンネルの
２つの抵抗性トランジスタ10及び11とから成り、それら
トランジスタは、プラス電源とインバータの入力との間
及びそのインバータの入力と接地との間に直列に置かれ
たドレイン−ソース接合部と、インバータ９の出力に共
通に接続されたゲートとをそれぞれ持っている。スレー
ブ部Ｓは走査路中でのみ動作しそして、走査クロックSC
K の制御の下で、引き続く走査信号SINH又はSINLにより
決定される新しい動作状態を受けて記憶する位置へと入
れられる対応するマスター部Ｍの動作状態を獲得するよ
うに動作する。スレーブ部Ｓの動作状態は、セル２及び
３をそれぞれに対する信号SOUTH 又はSOUTLとしてその
出力に与えられる。
駆動されるトランジスタ50を通してマスター部Ｍのイン
バータ４の出力に接続された入力を持つインバータ９
と、CMOS型であって、Ｐチャンネル及びＮチャンネルの
２つの抵抗性トランジスタ10及び11とから成り、それら
トランジスタは、プラス電源とインバータの入力との間
及びそのインバータの入力と接地との間に直列に置かれ
たドレイン−ソース接合部と、インバータ９の出力に共
通に接続されたゲートとをそれぞれ持っている。スレー
ブ部Ｓは走査路中でのみ動作しそして、走査クロックSC
K の制御の下で、引き続く走査信号SINH又はSINLにより
決定される新しい動作状態を受けて記憶する位置へと入
れられる対応するマスター部Ｍの動作状態を獲得するよ
うに動作する。スレーブ部Ｓの動作状態は、セル２及び
３をそれぞれに対する信号SOUTH 又はSOUTLとしてその
出力に与えられる。
【００１６】２つのセル・チェーン２及び３の出力信号
SOUTH 及びSIUTL は、図３に例示されているように、２
つのチェーン２及び３の後の走査セルのスレーブ部と一
致した２つのスレーブセルS2及びS3と、更に別なスレー
ブ・セルS4とから成る単一の直列出力回路により受信さ
れる。スレーブ・セルS2は信号SCK 及びCKによりそれぞ
れ制御される直列にある２つのトランジスタ12及び13を
通して高−相出力信号SOUTH を受信するが、スレーブ・
セルS3は信号SCK 及びCKによりそれぞれ制御される直列
にある２つのトランジスタ14及び15を通して低−相出力
信号SOUTL を受信する。また、セルS2及びS3はそれぞれ
のリセット・トランジスタ16及び17の制御を受ける。ス
レーブ・セルS4は信号SCKHにより制御されるトランジス
タ18を通してセルS2の出力信号を受信し、その出力は、
セルS3の出力が信号CKにより制御されるトランジスタ21
を通してセルS2の入力へと送り戻されるのと同様に、直
列にあるインバータ19及び信号CKにより制御されるトラ
ンジスタ20を通してセルS3の入力に送り戻される。セル
S4及びS3の出力はNSND型のそれぞれの論理ゲート22及び
23の入力に印加され、それらゲートの他方の入力には信
号CKが与えられている。論理ゲート22及び23の出力はNA
ND型の論理ゲート24のそれぞれの入力に印加され、その
ゲート24はマシン・クロックCKの単一の相で直列の信号
STOOT を送出する。
SOUTH 及びSIUTL は、図３に例示されているように、２
つのチェーン２及び３の後の走査セルのスレーブ部と一
致した２つのスレーブセルS2及びS3と、更に別なスレー
ブ・セルS4とから成る単一の直列出力回路により受信さ
れる。スレーブ・セルS2は信号SCK 及びCKによりそれぞ
れ制御される直列にある２つのトランジスタ12及び13を
通して高−相出力信号SOUTH を受信するが、スレーブ・
セルS3は信号SCK 及びCKによりそれぞれ制御される直列
にある２つのトランジスタ14及び15を通して低−相出力
信号SOUTL を受信する。また、セルS2及びS3はそれぞれ
のリセット・トランジスタ16及び17の制御を受ける。ス
レーブ・セルS4は信号SCKHにより制御されるトランジス
タ18を通してセルS2の出力信号を受信し、その出力は、
セルS3の出力が信号CKにより制御されるトランジスタ21
を通してセルS2の入力へと送り戻されるのと同様に、直
列にあるインバータ19及び信号CKにより制御されるトラ
ンジスタ20を通してセルS3の入力に送り戻される。セル
S4及びS3の出力はNSND型のそれぞれの論理ゲート22及び
23の入力に印加され、それらゲートの他方の入力には信
号CKが与えられている。論理ゲート22及び23の出力はNA
ND型の論理ゲート24のそれぞれの入力に印加され、その
ゲート24はマシン・クロックCKの単一の相で直列の信号
STOOT を送出する。
【００１７】図４は、個々の走査セルのマスター・クロ
ックに対して必要な第２の相SCKH,SCKLを走査クロックS
CK から局部的に得るために使用されるクロック発生手
段の論理図を示している。かかるクロック発生手段は、
一方の入力に信号SCK が印加され、他方の入力マシン・
クロック信号CKの低−相状況又は高−相状況を示してい
る信号DISLO 又はDISHO がそれぞれ印加されるNOR 型の
２つの論理ゲート25及び26を含んでいる。論理ゲート25
及び26の出力は信号SCKL及びSCKHをそれぞれ与える。
ックに対して必要な第２の相SCKH,SCKLを走査クロックS
CK から局部的に得るために使用されるクロック発生手
段の論理図を示している。かかるクロック発生手段は、
一方の入力に信号SCK が印加され、他方の入力マシン・
クロック信号CKの低−相状況又は高−相状況を示してい
る信号DISLO 又はDISHO がそれぞれ印加されるNOR 型の
２つの論理ゲート25及び26を含んでいる。論理ゲート25
及び26の出力は信号SCKL及びSCKHをそれぞれ与える。
【００１８】図５はマシン・クロック信号から出発する
動作クロックCKP を発生したり、無能化したりするのに
使用される手段を示している。かかる手段は、一方の入
力に、マシン・クロック信号CKがインバータ29を通して
また、じかにそれぞれ印加され、他方の入力に、信号DI
SLO 及びDISHO がそれぞれ印加されるNAND型の論理ゲー
ト27及び28を含んでいる。論理ゲート27及び28の出力は
それぞれのインバータ30及び31を通して動作クロック信
号CKPL及びCKPHを与える。
動作クロックCKP を発生したり、無能化したりするのに
使用される手段を示している。かかる手段は、一方の入
力に、マシン・クロック信号CKがインバータ29を通して
また、じかにそれぞれ印加され、他方の入力に、信号DI
SLO 及びDISHO がそれぞれ印加されるNAND型の論理ゲー
ト27及び28を含んでいる。論理ゲート27及び28の出力は
それぞれのインバータ30及び31を通して動作クロック信
号CKPL及びCKPHを与える。
【００１９】この発明による装置の動作方法は、マシン
・クロックCKの高い相及び低い相をそれぞれ示している
図６及び図７のグラフを検討することから推論されよ
う。図６を参照して更に正確に検討するに、高い相にお
ける走査路動作のスタートは、システム・クロック信号
XTALINの存在の下において、そのマシン・クロックCKを
その高い相にクランプする信号ENSHI の上昇を決定す
る。信号ENSHにより可能化される示されていないがそれ
自体周知の適当な回路は走査クロック信号SCKを発生
し、その初めの前縁は、図４及び図５の論理回路を通し
て走査クロック相SCKHを駆動しそして、高い相の各種セ
ル２に対する直列の走査信号SINHのアクセスを許容する
ように動作クロックCKP をクランプする信号DISHO の駆
動を決定する。もっと一般的に云うと、それは、並列デ
ータと直列データとの間における衝突を回避するように
正常な機能路からの並列アクセスを無能化する。SCKHは
SCKと交互して、SCK がその同じセルのスレーブ部Ｓへ
の前のデータの転送を行った後に、新しい直列データを
高−相セルのマスター部Ｍへと導入して、それらを対応
する出力SOUTH で利用できるようにする。チェーン２の
各個々のセルの出力SOUTH は、SCK 及びSCKHにより分け
与えられる割合において走査信号SIN により連続して走
査される、同じチェーンの引き続くセルに対する入力信
号を構成するが、そのマシーン・クロックは高い相にク
ランプされたままに止どまる。
・クロックCKの高い相及び低い相をそれぞれ示している
図６及び図７のグラフを検討することから推論されよ
う。図６を参照して更に正確に検討するに、高い相にお
ける走査路動作のスタートは、システム・クロック信号
XTALINの存在の下において、そのマシン・クロックCKを
その高い相にクランプする信号ENSHI の上昇を決定す
る。信号ENSHにより可能化される示されていないがそれ
自体周知の適当な回路は走査クロック信号SCKを発生
し、その初めの前縁は、図４及び図５の論理回路を通し
て走査クロック相SCKHを駆動しそして、高い相の各種セ
ル２に対する直列の走査信号SINHのアクセスを許容する
ように動作クロックCKP をクランプする信号DISHO の駆
動を決定する。もっと一般的に云うと、それは、並列デ
ータと直列データとの間における衝突を回避するように
正常な機能路からの並列アクセスを無能化する。SCKHは
SCKと交互して、SCK がその同じセルのスレーブ部Ｓへ
の前のデータの転送を行った後に、新しい直列データを
高−相セルのマスター部Ｍへと導入して、それらを対応
する出力SOUTH で利用できるようにする。チェーン２の
各個々のセルの出力SOUTH は、SCK 及びSCKHにより分け
与えられる割合において走査信号SIN により連続して走
査される、同じチェーンの引き続くセルに対する入力信
号を構成するが、そのマシーン・クロックは高い相にク
ランプされたままに止どまる。
【００２０】図７から見られるように、評定つまり低−
相３の一連のセルの走査は、この時点での信号ENSHがマ
シン・クロックCKをその低い相にクランプし、そしてSC
K の初めの前縁が、図４及び図５の論理回路を通して反
対の走査クロック相SCKLを駆動し、そして低いつまり評
定相の各種セル３に対する直列の走査信号SINLのアクセ
スを許容するように動作クロックCKP をクランプするDI
SLO の駆動を決定することを除いて、前と同様に実行さ
れる。SCKLはSCK と交互して、SCK が同じセルのスレー
ブ部Ｓにおける前のデータの転送を行なった後に、新し
い直列データを高−相セルのマスター部Ｍへと導入し
て、それらを対応する出力SOUTL において利用できるよ
うにする。チェーン２の各個々のセルの出力SOUTH は、
SCK 及びSCKHにより分け与えられる割合において走査信
号SIN により連続して走査される、同じチェーンの引き
続くセルに対する入力信号を構成するが、マシーン・ク
ロックは低い相にクランプされたままに止どまる。
相３の一連のセルの走査は、この時点での信号ENSHがマ
シン・クロックCKをその低い相にクランプし、そしてSC
K の初めの前縁が、図４及び図５の論理回路を通して反
対の走査クロック相SCKLを駆動し、そして低いつまり評
定相の各種セル３に対する直列の走査信号SINLのアクセ
スを許容するように動作クロックCKP をクランプするDI
SLO の駆動を決定することを除いて、前と同様に実行さ
れる。SCKLはSCK と交互して、SCK が同じセルのスレー
ブ部Ｓにおける前のデータの転送を行なった後に、新し
い直列データを高−相セルのマスター部Ｍへと導入し
て、それらを対応する出力SOUTL において利用できるよ
うにする。チェーン２の各個々のセルの出力SOUTH は、
SCK 及びSCKHにより分け与えられる割合において走査信
号SIN により連続して走査される、同じチェーンの引き
続くセルに対する入力信号を構成するが、マシーン・ク
ロックは低い相にクランプされたままに止どまる。
【００２１】かくして、直接的外部アクセスを通して識
別されてそして刺激される予定の各機能ブロックに対し
て、高いクロックにおいて動作する走査セルに関連した
すべての出力信号SOUTH と、低いクロックにおいて動作
する走査セルに関連したすべての出力信号SOUTL とを直
列に接続するには注意が必要である。更に全体的に見る
と、そこには、機能ブロックの入力又は出力セルとして
接続される出力SOOTH を持つグループとしての走査セル
があり、これはSOUTL に対しても適用する。
別されてそして刺激される予定の各機能ブロックに対し
て、高いクロックにおいて動作する走査セルに関連した
すべての出力信号SOUTH と、低いクロックにおいて動作
する走査セルに関連したすべての出力信号SOUTL とを直
列に接続するには注意が必要である。更に全体的に見る
と、そこには、機能ブロックの入力又は出力セルとして
接続される出力SOOTH を持つグループとしての走査セル
があり、これはSOUTL に対しても適用する。
【００２２】かくして、直列のストリングSOUTH 又はSO
UTL は部分的には入力とし、そして部分的には出力とし
て扱われる。前にもすでに記述したように、高−相及び
低−相走査セルに関連した出力信号SOUTH 及びSOUTL
は、スレーブ・セルS4の介入を通して、その高−相出力
を低い相へ転送し、それにより、出力信号STOUT が単一
の相CKで、しかもその集積回路の単一の出力ピン上で集
められるのを可能にする図３の出力回路によって集めら
れる。
UTL は部分的には入力とし、そして部分的には出力とし
て扱われる。前にもすでに記述したように、高−相及び
低−相走査セルに関連した出力信号SOUTH 及びSOUTL
は、スレーブ・セルS4の介入を通して、その高−相出力
を低い相へ転送し、それにより、出力信号STOUT が単一
の相CKで、しかもその集積回路の単一の出力ピン上で集
められるのを可能にする図３の出力回路によって集めら
れる。
【図１】本発明による走査路型式の動作分析を実行する
ための一連の刺激及び評定走査セルを備えている集積回
路の機能ブロックの全体的図である。
ための一連の刺激及び評定走査セルを備えている集積回
路の機能ブロックの全体的図である。
【図２】本発明による装置に含まれている走査セルの詳
細図である。
細図である。
【図３】本発明により実行される走査路分析の出力相を
単一の相において組合せるのに適している出力回路のブ
ロック図である。
単一の相において組合せるのに適している出力回路のブ
ロック図である。
【図４】個々の走査セルのマスター・クロックに対して
必要な第２の相を走査クロックから局部的に得るための
クロック発生手段の論理図である。
必要な第２の相を走査クロックから局部的に得るための
クロック発生手段の論理図である。
【図５】図１の集積回路の内側で利用できるマシン・ク
ロックから個々の機能ブロックに対する動作クロックを
得るためのクロック発生手段の論理図である。
ロックから個々の機能ブロックに対する動作クロックを
得るためのクロック発生手段の論理図である。
【図６】図１の予備ジャージ回路の分析に関連した信号
の波形を、重畳したグラフの形態で示している図であ
る。
の波形を、重畳したグラフの形態で示している図であ
る。
【図７】図１の回路の評定セルの分析に関連した信号の
波形を、重畳したグラフの形態で示している図である。
波形を、重畳したグラフの形態で示している図である。
１ 機能ブロック ２, ３ 走査セル (又は刺激及び評定セル) ８, 50 スイッチング手段 25, 26 クロック発生手段 30, 31 無能化手段 52, 53, 54, 12〜24 実行手段 CK マシン・クロック Ｍ マスター部 Ｓ スレーブ部 SCK 走査クロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｚ 8406−4Ｍ 27/04 Ｔ 8427−4Ｍ
Claims (3)
- 【請求項１】 分析される予定の集積回路のそれぞれの
機能ブロック (１)の刺激入力に位置される第１の一連
の走査セル (２)と、それぞれの機能ブロック (１) の
評定出力に位置される第２の一連の走査セル (３) とを
有し、各セル(２, ３) がマスター部 (Ｍ) と、スレー
ブ部 (Ｓ) と、実質的に方形状の波形を持つ走査クロッ
ク信号(SCK) の対向せる位相とを一致しているそれぞれ
のマスター・クロック及びスレーブ・ブロック信号の制
御の下で前記マスター部 (Ｍ)及びスレーブ部 (Ｓ) を
交互に可能化するためのスイッチング手段 (８, 50) と
を含んでいる集積回路のための走査路型式の動作分析装
置であって、前記走査クロック(SCK) から前記マスター
及びスレーブ・ブロックを局部的に得るために、各対の
一連の走査セル (２, ３) と連動されるクロック発生手
段 (25, 26) を備えていることを特徴とする動作分析装
置。 - 【請求項２】 すべての刺激及び評定セル (２, ３) の
走査クロックがマシン・クロック (CK) の位相にフック
され、そこには、その同じブロックの刺激相中及び評定
相中にその機能ブロックの刺激セル及び評定セルを更新
するのに必要な相に対する分析の下において所定の機能
ブロックの動作クロックを無能化するための手段 (30,
31) が設けられていることを特徴とする請求項１の動作
分析装置。 - 【請求項３】 単一の出力ピン上に抽出される単一の出
力相(STOUT) を得るために、他の相上における２つの出
力相の１つの一時的解釈を実行するための手段 (52, 5
3, 54, 12−24) を更に含んでいることを特徴とする請
求項１の動作分析装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT02182090A IT1246301B (it) | 1990-10-22 | 1990-10-22 | Dispositivo di analisi operativa di tipo scan path a singolo clock di scansione e singola fase di uscita per circuito integrato. |
| IT21820A90 | 1990-10-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0593759A true JPH0593759A (ja) | 1993-04-16 |
| JP2903441B2 JP2903441B2 (ja) | 1999-06-07 |
Family
ID=11187324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3273791A Expired - Fee Related JP2903441B2 (ja) | 1990-10-22 | 1991-10-22 | 集積回路のための単一の走査クロック及び単一の出力相を有する走査路型式の動作分析装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5225724A (ja) |
| EP (1) | EP0482697B1 (ja) |
| JP (1) | JP2903441B2 (ja) |
| DE (1) | DE69129728T2 (ja) |
| IT (1) | IT1246301B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1244205B (it) * | 1990-12-19 | 1994-07-08 | Sgs Thomson Microelectronics | Circuito di generazione di un clock di scansione in un dispositivo di analisi operativa di tipo seriale per circuito integrato |
| US5412260A (en) * | 1991-05-03 | 1995-05-02 | Lattice Semiconductor Corporation | Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device |
| JP3229164B2 (ja) * | 1994-07-28 | 2001-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ラッチ回路 |
| TW418329B (en) * | 1994-08-24 | 2001-01-11 | Ibm | Integrated circuit clocking technique and circuit therefor |
| US5502403A (en) * | 1994-12-20 | 1996-03-26 | Cypress Semiconductor Corp. | High speed configuration independent programmable macrocell |
| JP2734394B2 (ja) * | 1995-01-27 | 1998-03-30 | 日本電気株式会社 | 半導体集積回路装置 |
| USRE37577E1 (en) * | 1996-01-11 | 2002-03-12 | Cypress Semiconductor Corporation | High speed configuration independent programmable macrocell |
| TW392270B (en) * | 1998-07-04 | 2000-06-01 | Faraday Tech Corp | Input buffer and input/output buffer that totally fulfill the testability of IDDQ |
| US6973396B1 (en) * | 2004-05-28 | 2005-12-06 | General Electric Company | Method for developing a unified quality assessment and providing an automated fault diagnostic tool for turbine machine systems and the like |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63222275A (ja) * | 1987-03-12 | 1988-09-16 | Nec Corp | スキヤンパス方式フリツプフロツプ回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495629A (en) * | 1983-01-25 | 1985-01-22 | Storage Technology Partners | CMOS scannable latch |
| JPH0772744B2 (ja) * | 1984-09-04 | 1995-08-02 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5032783A (en) * | 1985-10-23 | 1991-07-16 | Texas Instruments Incorporated | Test circuit and scan tested logic device with isolated data lines during testing |
| JPS6329276A (ja) * | 1986-07-23 | 1988-02-06 | Hitachi Ltd | 論理ｌｓｉ |
| KR900002770B1 (ko) * | 1986-08-04 | 1990-04-30 | 미쓰비시 뎅끼 가부시끼가이샤 | 반도체 집적회로장치 |
| JPH0627776B2 (ja) * | 1986-08-04 | 1994-04-13 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPS63182585A (ja) * | 1987-01-26 | 1988-07-27 | Toshiba Corp | テスト容易化機能を備えた論理回路 |
| JP2725258B2 (ja) * | 1987-09-25 | 1998-03-11 | 三菱電機株式会社 | 集積回路装置 |
| US4855669A (en) * | 1987-10-07 | 1989-08-08 | Xilinx, Inc. | System for scan testing of logic circuit networks |
| JPH02193330A (ja) * | 1989-01-20 | 1990-07-31 | Mitsubishi Electric Corp | 光ディスク装置 |
| JP2626920B2 (ja) * | 1990-01-23 | 1997-07-02 | 三菱電機株式会社 | スキャンテスト回路およびそれを用いた半導体集積回路装置 |
-
1990
- 1990-10-22 IT IT02182090A patent/IT1246301B/it active IP Right Grant
-
1991
- 1991-10-15 DE DE69129728T patent/DE69129728T2/de not_active Expired - Fee Related
- 1991-10-15 EP EP91202668A patent/EP0482697B1/en not_active Expired - Lifetime
- 1991-10-22 JP JP3273791A patent/JP2903441B2/ja not_active Expired - Fee Related
- 1991-10-22 US US07/781,360 patent/US5225724A/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63222275A (ja) * | 1987-03-12 | 1988-09-16 | Nec Corp | スキヤンパス方式フリツプフロツプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69129728D1 (de) | 1998-08-13 |
| IT9021820A1 (it) | 1992-04-22 |
| DE69129728T2 (de) | 1999-02-04 |
| EP0482697B1 (en) | 1998-07-08 |
| JP2903441B2 (ja) | 1999-06-07 |
| EP0482697A2 (en) | 1992-04-29 |
| US5225724A (en) | 1993-07-06 |
| EP0482697A3 (en) | 1992-07-22 |
| IT9021820A0 (it) | 1990-10-22 |
| IT1246301B (it) | 1994-11-17 |
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