JPH0588801A - プログラム式インターフエイス回路 - Google Patents
プログラム式インターフエイス回路Info
- Publication number
- JPH0588801A JPH0588801A JP24612991A JP24612991A JPH0588801A JP H0588801 A JPH0588801 A JP H0588801A JP 24612991 A JP24612991 A JP 24612991A JP 24612991 A JP24612991 A JP 24612991A JP H0588801 A JPH0588801 A JP H0588801A
- Authority
- JP
- Japan
- Prior art keywords
- connector
- sub
- board
- pin arrangement
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Combinations Of Printed Boards (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
Abstract
(57)【要約】
【目的】マザーボードに選択的に接続されるサブボード
の構成を簡単化すると共に、マザーボードとサブボード
を接続するコネクタの構成を簡単化することが可能なプ
ログラム式インターフェイス回路を提供する。 【構成】各サブボードＢ１，Ｂ２は自己のコネクタＣ
１，Ｃ２のピン配置をメモリＭ１，Ｍ２にそれぞれ記憶
する。マザーボードＢ０は、コネクタＣ０と回路Ｋ０の
間に挿入したプログラマブルデバイスＰＤにより、コネ
クタＣ０を介してサブボードＢ１，Ｂ２のメモリＭ１，
Ｍ２からピン配置に関する情報を読み取って、そのピン
配置に適合するように、マザーボードＢ０のピン配置を
変更する。 【効果】必要最小限のピン数で異なるピン配置のサブボ
ードを接続することができるという効果がある。
の構成を簡単化すると共に、マザーボードとサブボード
を接続するコネクタの構成を簡単化することが可能なプ
ログラム式インターフェイス回路を提供する。 【構成】各サブボードＢ１，Ｂ２は自己のコネクタＣ
１，Ｃ２のピン配置をメモリＭ１，Ｍ２にそれぞれ記憶
する。マザーボードＢ０は、コネクタＣ０と回路Ｋ０の
間に挿入したプログラマブルデバイスＰＤにより、コネ
クタＣ０を介してサブボードＢ１，Ｂ２のメモリＭ１，
Ｍ２からピン配置に関する情報を読み取って、そのピン
配置に適合するように、マザーボードＢ０のピン配置を
変更する。 【効果】必要最小限のピン数で異なるピン配置のサブボ
ードを接続することができるという効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、インターフェイス回路
の機能をプログラム可能としたプログラム式インターフ
ェイス回路に関するものであり、１つの回路を実装した
第１の基板に対して、他の回路を実装した第２の基板を
コネクタを介して接続する場合に利用されるものであ
る。
の機能をプログラム可能としたプログラム式インターフ
ェイス回路に関するものであり、１つの回路を実装した
第１の基板に対して、他の回路を実装した第２の基板を
コネクタを介して接続する場合に利用されるものであ
る。
【０００２】
【従来の技術】従来、図４に示すように、主たる回路Ｋ
０を実装したマザーボードＢ０に、従たる回路Ｋ１を実
装したサブボードＢ１をコネクタＣ０，Ｃ１を介して接
続する方式が広く用いられている。この方式では、別の
従たる回路Ｋ２を実装したサブボードＢ２をコネクタＣ
０，Ｃ２を介してマザーボードＢ０に接続することも可
能としている。マザーボードＢ０は、主たる回路Ｋ０と
コネクタＣ０の間にインターフェイス回路ＩＦ０を備え
ている。また、サブボードＢ１は従たる回路Ｋ１とコネ
クタＣ１の間にインターフェイス回路ＩＦ１を備えてい
る。同様に、サブボードＢ２は別の従たる回路Ｋ２とコ
ネクタＣ２の間にインターフェイス回路ＩＦ２を備えて
いる。
０を実装したマザーボードＢ０に、従たる回路Ｋ１を実
装したサブボードＢ１をコネクタＣ０，Ｃ１を介して接
続する方式が広く用いられている。この方式では、別の
従たる回路Ｋ２を実装したサブボードＢ２をコネクタＣ
０，Ｃ２を介してマザーボードＢ０に接続することも可
能としている。マザーボードＢ０は、主たる回路Ｋ０と
コネクタＣ０の間にインターフェイス回路ＩＦ０を備え
ている。また、サブボードＢ１は従たる回路Ｋ１とコネ
クタＣ１の間にインターフェイス回路ＩＦ１を備えてい
る。同様に、サブボードＢ２は別の従たる回路Ｋ２とコ
ネクタＣ２の間にインターフェイス回路ＩＦ２を備えて
いる。
【０００３】
【発明が解決しようとする課題】上述の従来例によれ
ば、サブボードＢ１，Ｂ２が実装する回路Ｋ１，Ｋ２が
同様な機能を有している場合にも、それぞれ個別にイン
ターフェイス回路ＩＦ１，ＩＦ２を備える必要があり、
サブボードＢ１，Ｂ２のコストが高くなるという問題が
ある。また、異なる機能を有するサブボードが接続され
る場合を想定して、マザーボードＢ０のコネクタＣ０に
は不必要な信号線まで予め接続されており、コネクタの
構成も複雑なものになるという問題があった。
ば、サブボードＢ１，Ｂ２が実装する回路Ｋ１，Ｋ２が
同様な機能を有している場合にも、それぞれ個別にイン
ターフェイス回路ＩＦ１，ＩＦ２を備える必要があり、
サブボードＢ１，Ｂ２のコストが高くなるという問題が
ある。また、異なる機能を有するサブボードが接続され
る場合を想定して、マザーボードＢ０のコネクタＣ０に
は不必要な信号線まで予め接続されており、コネクタの
構成も複雑なものになるという問題があった。
【０００４】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、マザーボードに選
択的に接続されるサブボードの構成を簡単化すると共
に、マザーボードとサブボードを接続するコネクタの構
成を簡単化することが可能なプログラム式インターフェ
イス回路を提供することにある。
のであり、その目的とするところは、マザーボードに選
択的に接続されるサブボードの構成を簡単化すると共
に、マザーボードとサブボードを接続するコネクタの構
成を簡単化することが可能なプログラム式インターフェ
イス回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のプログラム式イ
ンターフェイス回路の構成を図１に示す。各サブボード
Ｂ１，Ｂ２は自己のコネクタＣ１，Ｃ２のピン配置をメ
モリＭ１，Ｍ２にそれぞれ記憶している。各ボードＢ
１，Ｂ２に実装された回路はコネクタＣ１，Ｃ２に接続
されており、また、このコネクタＣ１，Ｃ２を介してメ
モリＭ１，Ｍ２の情報を読み取り可能としている。一
方、マザーボードＢ０は、コネクタＣ０と回路Ｋ０の間
にプログラマブルデバイスＰＤを備えている。このプロ
グラマブルデバイスＰＤは、コネクタＣ０を介してサブ
ボードＢ１，Ｂ２のメモリＭ１，Ｍ２からピン配置に関
する情報を読み取って、サブボードＢ１，Ｂ２のピン配
置に適合するように、マザーボードＢ０のピン配置を変
更する。
ンターフェイス回路の構成を図１に示す。各サブボード
Ｂ１，Ｂ２は自己のコネクタＣ１，Ｃ２のピン配置をメ
モリＭ１，Ｍ２にそれぞれ記憶している。各ボードＢ
１，Ｂ２に実装された回路はコネクタＣ１，Ｃ２に接続
されており、また、このコネクタＣ１，Ｃ２を介してメ
モリＭ１，Ｍ２の情報を読み取り可能としている。一
方、マザーボードＢ０は、コネクタＣ０と回路Ｋ０の間
にプログラマブルデバイスＰＤを備えている。このプロ
グラマブルデバイスＰＤは、コネクタＣ０を介してサブ
ボードＢ１，Ｂ２のメモリＭ１，Ｍ２からピン配置に関
する情報を読み取って、サブボードＢ１，Ｂ２のピン配
置に適合するように、マザーボードＢ０のピン配置を変
更する。
【０００６】
【作用】本発明のインターフェイス回路では、第１のサ
ブボードＢ１がマザーボードＢ０に接続されている場合
には、第１のサブボードＢ１に内蔵された第１のメモリ
Ｍ１からコネクタＣ１，Ｃ０を介して、マザーボードＢ
０のプログラマブルデバイスＰＤにより、サブボードＢ
１のコネクタＣ１のピン配置に関する情報を読み取っ
て、マザーボードＢ０のコネクタＣ０のピン配置をサブ
ボードＢ１のコネクタＣ１に適合するように変更する。
また、第２のサブボードＢ２がマザーボードＢ０に接続
されている場合には、第２のサブボードＢ２に内蔵され
た第２のメモリＭ２からコネクタＣ２，Ｃ０を介して、
マザーボードＢ０のプログラマブルデバイスＰＤによ
り、サブボードＢ２のコネクタＣ２のピン配置に関する
情報を読み取って、マザーボードＢ０のコネクタＣ０の
ピン配置をサブボードＢ２のコネクタＣ２に適合するよ
うに変更する。したがって、マザーボードＢ０のコネク
タＣ０では、ピン数は変化させずにピン配置の異なるサ
ブボードＢ１，Ｂ２を接続することができるものであ
る。
ブボードＢ１がマザーボードＢ０に接続されている場合
には、第１のサブボードＢ１に内蔵された第１のメモリ
Ｍ１からコネクタＣ１，Ｃ０を介して、マザーボードＢ
０のプログラマブルデバイスＰＤにより、サブボードＢ
１のコネクタＣ１のピン配置に関する情報を読み取っ
て、マザーボードＢ０のコネクタＣ０のピン配置をサブ
ボードＢ１のコネクタＣ１に適合するように変更する。
また、第２のサブボードＢ２がマザーボードＢ０に接続
されている場合には、第２のサブボードＢ２に内蔵され
た第２のメモリＭ２からコネクタＣ２，Ｃ０を介して、
マザーボードＢ０のプログラマブルデバイスＰＤによ
り、サブボードＢ２のコネクタＣ２のピン配置に関する
情報を読み取って、マザーボードＢ０のコネクタＣ０の
ピン配置をサブボードＢ２のコネクタＣ２に適合するよ
うに変更する。したがって、マザーボードＢ０のコネク
タＣ０では、ピン数は変化させずにピン配置の異なるサ
ブボードＢ１，Ｂ２を接続することができるものであ
る。
【０００７】
【実施例】図２は本発明の一実施例の回路図である。本
実施例では、サブボードＢ１の回路Ｋ１からコネクタＣ
１の１，２，３，５，７番ピンに配線されている。ま
た、メモリＭ１の読み出し専用バスラインＤ１は、コネ
クタＣ１の所定のピンに接続されている。マザーボード
Ｂ０のコネクタＣ０には、プログラマブルデバイスＰＤ
がサブボードＢ１からピン配置を読み出すためのバスラ
インＤ０が接続されている。このバスラインＤ０は、コ
ネクタＣ０，Ｃ１を介して、サブボードＢ１におけるメ
モリＭ１の読み出し専用バスラインＤ１に接続されてい
る。メモリＭ１はコネクタＣ１のピン配置を記憶してお
り、１，２，３，５，７番ピンが使用されていること
を、マザーボードＢ０のプログラマブルデバイスＰＤに
読み取らせるものである。マザーボードＢ０のプログラ
マブルデバイスＰＤでは、読み取ったピン配置に基づい
て、コネクタＣ０の１，２，３，５，７番ピンを選択
し、バスラインＬを介して回路Ｋ０に接続する。
実施例では、サブボードＢ１の回路Ｋ１からコネクタＣ
１の１，２，３，５，７番ピンに配線されている。ま
た、メモリＭ１の読み出し専用バスラインＤ１は、コネ
クタＣ１の所定のピンに接続されている。マザーボード
Ｂ０のコネクタＣ０には、プログラマブルデバイスＰＤ
がサブボードＢ１からピン配置を読み出すためのバスラ
インＤ０が接続されている。このバスラインＤ０は、コ
ネクタＣ０，Ｃ１を介して、サブボードＢ１におけるメ
モリＭ１の読み出し専用バスラインＤ１に接続されてい
る。メモリＭ１はコネクタＣ１のピン配置を記憶してお
り、１，２，３，５，７番ピンが使用されていること
を、マザーボードＢ０のプログラマブルデバイスＰＤに
読み取らせるものである。マザーボードＢ０のプログラ
マブルデバイスＰＤでは、読み取ったピン配置に基づい
て、コネクタＣ０の１，２，３，５，７番ピンを選択
し、バスラインＬを介して回路Ｋ０に接続する。
【０００８】図３は本発明の他の実施例の回路図であ
る。本実施例では、サブボードＢ２の回路Ｋ２からコネ
クタＣ２の１，２，４，６，８，９，１０番ピンに配線
されている。また、メモリＭ２の読み出し専用バスライ
ンＤ２は、コネクタＣ２の所定のピンに接続されてい
る。このサブボードＢ２がマザーボードＢ０に接続され
た場合には、メモリＭ２に記憶されたコネクタＣ２のピ
ン配置が読み出し専用バスラインＤ２，Ｄ０を介してプ
ログラマブルデバイスＰＤにより読み出される。マザー
ボードＢ０のプログラマブルデバイスＰＤでは、読み取
ったピン配置に基づいて、コネクタＣ０の１，２，４，
６，８，９，１０番ピンを選択し、バスラインＬを介し
て回路Ｋ０に接続する。
る。本実施例では、サブボードＢ２の回路Ｋ２からコネ
クタＣ２の１，２，４，６，８，９，１０番ピンに配線
されている。また、メモリＭ２の読み出し専用バスライ
ンＤ２は、コネクタＣ２の所定のピンに接続されてい
る。このサブボードＢ２がマザーボードＢ０に接続され
た場合には、メモリＭ２に記憶されたコネクタＣ２のピ
ン配置が読み出し専用バスラインＤ２，Ｄ０を介してプ
ログラマブルデバイスＰＤにより読み出される。マザー
ボードＢ０のプログラマブルデバイスＰＤでは、読み取
ったピン配置に基づいて、コネクタＣ０の１，２，４，
６，８，９，１０番ピンを選択し、バスラインＬを介し
て回路Ｋ０に接続する。
【０００９】したがって、本発明によれば、コネクタの
ピン数と形状、並びにメモリの読み出し専用バスライン
に接続されるピン配置を決めておけば、必要最小限のピ
ン数で異なるピン配置の基板を接続することができる。
ピン数と形状、並びにメモリの読み出し専用バスライン
に接続されるピン配置を決めておけば、必要最小限のピ
ン数で異なるピン配置の基板を接続することができる。
【００１０】
【発明の効果】本発明のプログラム式インターフェイス
回路では、マザーボードとサブボードを接続するコネク
タのピン配置をプログラム式とすることによって、必要
最小限のピン数で異なるピン配置のサブボードを接続す
ることができるという効果がある。
回路では、マザーボードとサブボードを接続するコネク
タのピン配置をプログラム式とすることによって、必要
最小限のピン数で異なるピン配置のサブボードを接続す
ることができるという効果がある。
【図１】本発明の概略構成図である。
【図２】本発明の一実施例のブロック回路図である。
【図３】本発明の他の実施例のブロック回路図である。
【図４】従来例の概略構成図である。
Ｂ０ マザーボード Ｂ１ サブボード Ｂ２ サブボード Ｋ０ 主たる回路 Ｋ１ 従たる回路 Ｋ２ 従たる回路 Ｃ０ コネクタ Ｃ１ コネクタ Ｃ２ コネクタ ＰＤ プログラマブルデバイス Ｍ１ メモリ Ｍ２ メモリ
Claims (1)
- 【請求項１】 マザーボードに実装した回路とサブボ
ードに実装した回路をコネクタを介して接続するインタ
ーフェイス回路において、サブボードにはコネクタのピ
ン配置を記憶するメモリを備え、マザーボードには前記
コネクタを介して前記メモリからピン配置に関する情報
を読み取ってコネクタのピン配置を変更するプログラマ
ブルデバイスを備えることを特徴とするプログラム式イ
ンターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24612991A JPH0588801A (ja) | 1991-09-25 | 1991-09-25 | プログラム式インターフエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24612991A JPH0588801A (ja) | 1991-09-25 | 1991-09-25 | プログラム式インターフエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588801A true JPH0588801A (ja) | 1993-04-09 |
Family
ID=17143914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24612991A Pending JPH0588801A (ja) | 1991-09-25 | 1991-09-25 | プログラム式インターフエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020046950A (ja) * | 2018-09-19 | 2020-03-26 | 富士ゼロックス株式会社 | 情報処理装置 |
-
1991
- 1991-09-25 JP JP24612991A patent/JPH0588801A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020046950A (ja) * | 2018-09-19 | 2020-03-26 | 富士ゼロックス株式会社 | 情報処理装置 |
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