JPH0582753A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0582753A JPH0582753A JP3241532A JP24153291A JPH0582753A JP H0582753 A JPH0582753 A JP H0582753A JP 3241532 A JP3241532 A JP 3241532A JP 24153291 A JP24153291 A JP 24153291A JP H0582753 A JPH0582753 A JP H0582753A
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- JP
- Japan
- Prior art keywords
- electrode
- charge storage
- storage capacitor
- thin film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】本発明は半導体記憶装置のα線によるソフトエ
ラーの発生を防止して信頼性を向上させることを目的と
する。 【構成】一つの電荷蓄積容量１と該電荷蓄積容量１の蓄
積電極に接続された一つの転送ゲート用ＭＯＳトランジ
スタ２とから一つの記憶セルを構成し、前記記憶セルを
多数配列してセルアレイを構成し、前記転送ゲート用Ｍ
ＯＳトランジスタ２はそのソース及びドレインに拡散層
を用いない薄膜トランジスタで構成し、該薄膜トランジ
スタ２のソースもしくはドレインとなる第一の電極１２
に前記電荷蓄積容量１の蓄積電極を接続し、該薄膜トラ
ンジスタ２のドレインもしくはソースとなる第二の電極
１３にビット線１１を接続し、該薄膜トランジスタ２の
ゲート電極９をワード線に接続して構成する。
ラーの発生を防止して信頼性を向上させることを目的と
する。 【構成】一つの電荷蓄積容量１と該電荷蓄積容量１の蓄
積電極に接続された一つの転送ゲート用ＭＯＳトランジ
スタ２とから一つの記憶セルを構成し、前記記憶セルを
多数配列してセルアレイを構成し、前記転送ゲート用Ｍ
ＯＳトランジスタ２はそのソース及びドレインに拡散層
を用いない薄膜トランジスタで構成し、該薄膜トランジ
スタ２のソースもしくはドレインとなる第一の電極１２
に前記電荷蓄積容量１の蓄積電極を接続し、該薄膜トラ
ンジスタ２のドレインもしくはソースとなる第二の電極
１３にビット線１１を接続し、該薄膜トランジスタ２の
ゲート電極９をワード線に接続して構成する。
Description
【０００１】
【産業上の利用分野】この発明はＤＲＡＭの記憶セルの
構成に関するものである。近年のＤＲＡＭでは空中に存
在するα線によるソフトエラーの発生を防止することが
要請されているため、ソフトエラーに対する信頼性を向
上させ得る記憶セルを構成することが必要となってい
る。
構成に関するものである。近年のＤＲＡＭでは空中に存
在するα線によるソフトエラーの発生を防止することが
要請されているため、ソフトエラーに対する信頼性を向
上させ得る記憶セルを構成することが必要となってい
る。
【０００２】
【従来の技術】ＤＲＡＭの記憶セルは一つの転送ゲート
用ＭＯＳトランジスタと一つの電荷蓄積容量とから構成
され、同トランジスタのドレイン及びソースは拡散層で
形成されるとともに電荷蓄積容量と同トランジスタのソ
ースもしくはドレインとを接続する電極も拡散層で形成
されている。このようなＤＲＡＭでは空中に存在するα
線が拡散層内を通過することにより拡散層内に電子と正
孔との対が発生し、その正孔が基板に流れるとともに電
子が電荷蓄積容量の蓄積電極に流れて蓄積電荷と結合す
る。この結果、電荷蓄積容量の蓄積電荷量が減少してセ
ル情報が誤データとなるソフトエラーが発生することが
ある。
用ＭＯＳトランジスタと一つの電荷蓄積容量とから構成
され、同トランジスタのドレイン及びソースは拡散層で
形成されるとともに電荷蓄積容量と同トランジスタのソ
ースもしくはドレインとを接続する電極も拡散層で形成
されている。このようなＤＲＡＭでは空中に存在するα
線が拡散層内を通過することにより拡散層内に電子と正
孔との対が発生し、その正孔が基板に流れるとともに電
子が電荷蓄積容量の蓄積電極に流れて蓄積電荷と結合す
る。この結果、電荷蓄積容量の蓄積電荷量が減少してセ
ル情報が誤データとなるソフトエラーが発生することが
ある。
【０００３】このようなソフトエラーの発生を抑制する
ために従来の記憶セルでは電荷蓄積容量をトレンチ型あ
るいはスタックト型としてその大容量化を図るととも
に、スタックト型においては蓄積電極及び対向電極を基
板表面上に積み上げて基板上における占有面積を小さく
することにより、電荷蓄積容量と前記転送ゲート用ＭＯ
Ｓトランジスタとを接続する電極として電荷蓄積容量の
下方で基板上に形成される拡散層の面積を縮小する構成
が提案されている。
ために従来の記憶セルでは電荷蓄積容量をトレンチ型あ
るいはスタックト型としてその大容量化を図るととも
に、スタックト型においては蓄積電極及び対向電極を基
板表面上に積み上げて基板上における占有面積を小さく
することにより、電荷蓄積容量と前記転送ゲート用ＭＯ
Ｓトランジスタとを接続する電極として電荷蓄積容量の
下方で基板上に形成される拡散層の面積を縮小する構成
が提案されている。
【０００４】また、従来では多数の転送ゲート用ＭＯＳ
トランジスタのドレインを接続するビット線が拡散層で
形成されているが、このビット線をポリＳi やアルミ等
の金属配線で形成して拡散層の面積を縮小する構成も提
案されている。
トランジスタのドレインを接続するビット線が拡散層で
形成されているが、このビット線をポリＳi やアルミ等
の金属配線で形成して拡散層の面積を縮小する構成も提
案されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
なセル構造を採用した記憶セルにおいても転送ゲート用
トランジスタ及び電荷蓄積容量を構成するために拡散層
が存在するため、ソフトエラーによる誤データの読出し
が依然として発生することがあって、充分な信頼性を確
保することができないという問題点があった。
なセル構造を採用した記憶セルにおいても転送ゲート用
トランジスタ及び電荷蓄積容量を構成するために拡散層
が存在するため、ソフトエラーによる誤データの読出し
が依然として発生することがあって、充分な信頼性を確
保することができないという問題点があった。
【０００６】この発明の目的は、α線によるソフトエラ
ーの発生を防止して信頼性を向上させ得る半導体記憶装
置を提供することにある。
ーの発生を防止して信頼性を向上させ得る半導体記憶装
置を提供することにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、一つの電荷蓄積容量１と該電荷蓄
積容量１の蓄積電極に接続された一つの転送ゲート用Ｍ
ＯＳトランジスタ２とから一つの記憶セルを構成し、前
記記憶セルを多数配列してセルアレイを構成し、前記転
送ゲート用ＭＯＳトランジスタ２はそのソース及びドレ
インに拡散層を用いない薄膜トランジスタで構成し、該
薄膜トランジスタ２のソースもしくはドレインとなる第
一の電極１２に前記電荷蓄積容量１の蓄積電極を接続
し、該薄膜トランジスタ２のドレインもしくはソースと
なる第二の電極１３にビット線１１を接続し、該薄膜ト
ランジスタ２のゲート電極９をワード線に接続した。
図である。すなわち、一つの電荷蓄積容量１と該電荷蓄
積容量１の蓄積電極に接続された一つの転送ゲート用Ｍ
ＯＳトランジスタ２とから一つの記憶セルを構成し、前
記記憶セルを多数配列してセルアレイを構成し、前記転
送ゲート用ＭＯＳトランジスタ２はそのソース及びドレ
インに拡散層を用いない薄膜トランジスタで構成し、該
薄膜トランジスタ２のソースもしくはドレインとなる第
一の電極１２に前記電荷蓄積容量１の蓄積電極を接続
し、該薄膜トランジスタ２のドレインもしくはソースと
なる第二の電極１３にビット線１１を接続し、該薄膜ト
ランジスタ２のゲート電極９をワード線に接続した。
【０００８】また、図５に示すように前記電荷蓄積容量
１はトレンチ構造で形成し、該電荷蓄積容量１の蓄積電
極と前記薄膜トランジスタ２の第一の電極１２とを同一
層のポリＳi 膜８で形成した。
１はトレンチ構造で形成し、該電荷蓄積容量１の蓄積電
極と前記薄膜トランジスタ２の第一の電極１２とを同一
層のポリＳi 膜８で形成した。
【０００９】
【作用】転送ゲート用ＭＯＳトランジスタ２は薄膜トラ
ンジスタで構成されて拡散層が存在しないため、電荷蓄
積容量１の蓄積電荷のα線による減少が防止される。
ンジスタで構成されて拡散層が存在しないため、電荷蓄
積容量１の蓄積電荷のα線による減少が防止される。
【００１０】
【実施例】以下、この発明を具体化した一実施例を図２
〜図５に従って説明する。この実施例のＤＲＡＭの記憶
セルは図５に示すようにトレンチ構造の電荷蓄積容量１
と薄膜トランジスタで構成される転送ゲート用トランジ
スタ２とから構成される。
〜図５に従って説明する。この実施例のＤＲＡＭの記憶
セルは図５に示すようにトレンチ構造の電荷蓄積容量１
と薄膜トランジスタで構成される転送ゲート用トランジ
スタ２とから構成される。
【００１１】その記憶セルの製造工程を図２〜図５に従
って説明すると、図２に示すように先ずＰ型基板３の表
面にＮ型不純物をイオン注入してＮ型拡散層４を形成し
て、Ｐ型基板３とＮ型拡散層４とでＰＮ接合を形成す
る。次いで、図３に示すように拡散層４上に絶縁膜５と
してＳi Ｏ2 膜を形成し、図４に示すように電荷蓄積容
量１を形成するための溝６をエッチングにより形成す
る。
って説明すると、図２に示すように先ずＰ型基板３の表
面にＮ型不純物をイオン注入してＮ型拡散層４を形成し
て、Ｐ型基板３とＮ型拡散層４とでＰＮ接合を形成す
る。次いで、図３に示すように拡散層４上に絶縁膜５と
してＳi Ｏ2 膜を形成し、図４に示すように電荷蓄積容
量１を形成するための溝６をエッチングにより形成す
る。
【００１２】次いで、絶縁膜５及び溝６内にコンデンサ
の絶縁体に相当する高誘電膜７として例えばＳi3Ｎ4 膜
を形成し、さらに高誘電膜７上にポリＳi 膜８を形成し
て溝６を埋めるとともに前記絶縁膜５上のポリＳi膜８
は２０００〜３０００Åの膜厚で形成して、同ポリＳi
膜８をパターニングする。さらに、ポリＳi 膜８上に薄
い絶縁膜９ａとポリＳi 膜９ｂを形成してパターニング
することにより前記薄膜トランジスタ２のゲート電極９
を形成し、そのポリＳi 膜９ｂがワード線となってい
る。
の絶縁体に相当する高誘電膜７として例えばＳi3Ｎ4 膜
を形成し、さらに高誘電膜７上にポリＳi 膜８を形成し
て溝６を埋めるとともに前記絶縁膜５上のポリＳi膜８
は２０００〜３０００Åの膜厚で形成して、同ポリＳi
膜８をパターニングする。さらに、ポリＳi 膜８上に薄
い絶縁膜９ａとポリＳi 膜９ｂを形成してパターニング
することにより前記薄膜トランジスタ２のゲート電極９
を形成し、そのポリＳi 膜９ｂがワード線となってい
る。
【００１３】次いで、図５に示すように絶縁膜１０を形
成してパターニングし、さらに例えばアルミ層をパター
ニングしてビット線１１を形成する。このような構成に
よりＮ型拡散層４と高誘電膜７と溝６内のポリＳi 膜８
で電荷蓄積容量１が構成され、ゲート電極９とその両側
のポリＳi 膜８とで薄膜トランジスタ２が構成される。
すなわち、ゲート電極９にゲート電圧を印加することに
より溝６上のポリＳi膜８がドレインもしくはソースと
なる第一の電極１２となり、ビット線１１が接続された
部分のポリＳi 膜８がソースもしくはドレインとなる第
二の電極１３となる薄膜トランジスタ２が構成される。
成してパターニングし、さらに例えばアルミ層をパター
ニングしてビット線１１を形成する。このような構成に
よりＮ型拡散層４と高誘電膜７と溝６内のポリＳi 膜８
で電荷蓄積容量１が構成され、ゲート電極９とその両側
のポリＳi 膜８とで薄膜トランジスタ２が構成される。
すなわち、ゲート電極９にゲート電圧を印加することに
より溝６上のポリＳi膜８がドレインもしくはソースと
なる第一の電極１２となり、ビット線１１が接続された
部分のポリＳi 膜８がソースもしくはドレインとなる第
二の電極１３となる薄膜トランジスタ２が構成される。
【００１４】さて、上記のように構成されたＤＲＡＭの
記憶セルではゲート電極９をワード線に接続して同ワー
ド線を選択すれば薄膜トランジスタ２がオン状態となっ
てビット線１１を介して電荷蓄積容量１に対するセル情
報の書き込みあるいはセル情報の読出しが行われる。
記憶セルではゲート電極９をワード線に接続して同ワー
ド線を選択すれば薄膜トランジスタ２がオン状態となっ
てビット線１１を介して電荷蓄積容量１に対するセル情
報の書き込みあるいはセル情報の読出しが行われる。
【００１５】そして、転送ゲート用トランジスタとして
動作する薄膜トランジスタ２は拡散層を設けることなく
形成され、その薄膜トランジスタ２の第一の電極１２と
電荷蓄積容量１の蓄積電極であるポリＳi 膜８とは拡散
層を介することなく同ポリＳi 膜８で接続されている。
従って、電荷蓄積容量１の蓄積電極と薄膜トランジスタ
２に拡散層が存在しないため、α線による蓄積電荷の減
少を防止してソフトエラーの発生を抑制することができ
る。
動作する薄膜トランジスタ２は拡散層を設けることなく
形成され、その薄膜トランジスタ２の第一の電極１２と
電荷蓄積容量１の蓄積電極であるポリＳi 膜８とは拡散
層を介することなく同ポリＳi 膜８で接続されている。
従って、電荷蓄積容量１の蓄積電極と薄膜トランジスタ
２に拡散層が存在しないため、α線による蓄積電荷の減
少を防止してソフトエラーの発生を抑制することができ
る。
【００１６】また、α線による蓄積電荷の減少を防止す
ることができることから、電荷蓄積容量１の容量を縮小
することができるので、上記のようなトレンチ構造の電
荷蓄積容量１の製造も容易となってプロセスの簡略化及
び製造コストの低減を図ることができる。
ることができることから、電荷蓄積容量１の容量を縮小
することができるので、上記のようなトレンチ構造の電
荷蓄積容量１の製造も容易となってプロセスの簡略化及
び製造コストの低減を図ることができる。
【００１７】
【発明の効果】以上詳述したように、この発明はα線に
よるソフトエラーの発生を防止して信頼性を向上させ得
る半導体記憶装置を提供することができる優れた効果を
発揮する。
よるソフトエラーの発生を防止して信頼性を向上させ得
る半導体記憶装置を提供することができる優れた効果を
発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の記憶セルの製造工程を示す
断面図である。
断面図である。
【図３】本発明の一実施例の記憶セルの製造工程を示す
断面図である。
断面図である。
【図４】本発明の一実施例の記憶セルの製造工程を示す
断面図である。
断面図である。
【図５】本発明の一実施例の記憶セルの製造工程を示す
断面図である。
断面図である。
１ 電荷蓄積容量 ２ 転送ゲート用ＭＯＳトランジスタ（薄膜トランジ
スタ） ９ ゲート電極 １１ ビット線 １２ 第一の電極 １３ 第二の電極
スタ） ９ ゲート電極 １１ ビット線 １２ 第一の電極 １３ 第二の電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ ３１１ Ｓ
Claims (2)
- 【請求項１】 一つの電荷蓄積容量（１）と該電荷蓄積
容量（１）の蓄積電極に接続された一つの転送ゲート用
ＭＯＳトランジスタ（２）とから一つの記憶セルを構成
し、前記記憶セルを多数配列してセルアレイを構成した
半導体記憶装置であって、 前記転送ゲート用ＭＯＳトランジスタ（２）はそのソー
ス及びドレインに拡散層を用いない薄膜トランジスタで
構成し、該薄膜トランジスタ（２）のソースもしくはド
レインとなる第一の電極（１２）に前記電荷蓄積容量
（１）の蓄積電極を接続し、該薄膜トランジスタ（２）
のドレインもしくはソースとなる第二の電極（１３）に
ビット線（１１）を接続し、該薄膜トランジスタ（２）
のゲート電極（９）をワード線に接続したことを特徴と
する半導体記憶装置。 - 【請求項２】 前記電荷蓄積容量（１）はトレンチ構造
で形成し、該電荷蓄積容量（１）の蓄積電極と前記薄膜
トランジスタ（２）の第一の電極（１２）とを同一層の
ポリＳi 膜（８）で形成したことを特徴とする請求項１
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241532A JPH0582753A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241532A JPH0582753A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582753A true JPH0582753A (ja) | 1993-04-02 |
Family
ID=17075754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241532A Withdrawn JPH0582753A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582753A (ja) |
-
1991
- 1991-09-20 JP JP3241532A patent/JPH0582753A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |