JPH0582664A - 半導体チツプ搭載基板 - Google Patents
半導体チツプ搭載基板Info
- Publication number
- JPH0582664A JPH0582664A JP26831891A JP26831891A JPH0582664A JP H0582664 A JPH0582664 A JP H0582664A JP 26831891 A JP26831891 A JP 26831891A JP 26831891 A JP26831891 A JP 26831891A JP H0582664 A JPH0582664 A JP H0582664A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- chip mounting
- pattern
- bonding
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】半導体チップ搭載基板に於いて、配線基板の配
線パターンと半田接合する為の端子をスルーホールを２
分割することなく形成する。 【構成】薄板積層板の上面にチップ搭載パターン９、ボ
ンディング用パターン１１を形成すると共に下面に接合
用導体パターン１０を形成し、半導体チップ２の搭載部
分の周囲に前記ボンディング用パターンと前記接合用導
体パターンとを接続するスルーホール２０を形成して半
導体チップ搭載基板８を構成し、該半導体チップ搭載基
板の配線基板１３への実装は、前記接合用導体パターン
を配線基板の配線パターン１４へ半田接合により行い、
この半田接合の状態は前記スルーホールによって確認す
る。
線パターンと半田接合する為の端子をスルーホールを２
分割することなく形成する。 【構成】薄板積層板の上面にチップ搭載パターン９、ボ
ンディング用パターン１１を形成すると共に下面に接合
用導体パターン１０を形成し、半導体チップ２の搭載部
分の周囲に前記ボンディング用パターンと前記接合用導
体パターンとを接続するスルーホール２０を形成して半
導体チップ搭載基板８を構成し、該半導体チップ搭載基
板の配線基板１３への実装は、前記接合用導体パターン
を配線基板の配線パターン１４へ半田接合により行い、
この半田接合の状態は前記スルーホールによって確認す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップの搭載基
板に関するものである。
板に関するものである。
【０００２】
【従来の技術】集積回路が形成された半導体チップを電
子部品として、配線基板に実装する場合、半導体チップ
を搭載基板に搭載して電子部品化する。従来の半導体チ
ップの搭載基板を図１１に於いて説明する。
子部品として、配線基板に実装する場合、半導体チップ
を搭載基板に搭載して電子部品化する。従来の半導体チ
ップの搭載基板を図１１に於いて説明する。
【０００３】図中、１は半導体チップ搭載基板であり、
該半導体チップ搭載基板１に半導体チップ２が接着等の
所要の手段により搭載され、半導体チップ搭載基板１の
周囲に形成したボンディング用パターン３と半導体チッ
プ２の端子とをボンディングワイヤ４よって接続し、そ
の後樹脂５によりモールドしている。又、半導体チップ
搭載基板１の端面にはスルーホールを２分割して得られ
る接続端子６が設けられている。斯かる半導体チップ搭
載基板１を図示しない配線基板に実装する場合は、半導
体チップ搭載基板１を配線基板に設置した後、接続端子
６を配線基板のパターンに半田付けしていた。
該半導体チップ搭載基板１に半導体チップ２が接着等の
所要の手段により搭載され、半導体チップ搭載基板１の
周囲に形成したボンディング用パターン３と半導体チッ
プ２の端子とをボンディングワイヤ４よって接続し、そ
の後樹脂５によりモールドしている。又、半導体チップ
搭載基板１の端面にはスルーホールを２分割して得られ
る接続端子６が設けられている。斯かる半導体チップ搭
載基板１を図示しない配線基板に実装する場合は、半導
体チップ搭載基板１を配線基板に設置した後、接続端子
６を配線基板のパターンに半田付けしていた。
【０００４】
【発明が解決しようとする課題】前記した従来の半導体
チップ搭載基板１は、接続端子６がスルーホールを２分
割して形成される為、以下に述べる不具合があった。
チップ搭載基板１は、接続端子６がスルーホールを２分
割して形成される為、以下に述べる不具合があった。
【０００５】 スルーホールを２分割する際に、スル
ーホールを損傷することがある。
ーホールを損傷することがある。
【０００６】 半導体チップ搭載基板１の外形を加工
する場合、切断位置のずれにより、スルーホールの中央
で切断されないことがあり、歩留まりの低下を招く。
する場合、切断位置のずれにより、スルーホールの中央
で切断されないことがあり、歩留まりの低下を招く。
【０００７】 孔径に制限が生じ、小さくできない。
又、スルーホール壁の損傷防止の補強の為、スルーホー
ルの周囲に導体パターンを形成する必要があり、高密度
化の妨げとなっている。
又、スルーホール壁の損傷防止の補強の為、スルーホー
ルの周囲に導体パターンを形成する必要があり、高密度
化の妨げとなっている。
【０００８】 半導体チップ搭載基板１の端面のスル
ーホールで配線基板と半田接合しているので、スルーホ
ールの長さを長くしなければならず、半導体チップ搭載
基板の板厚を薄くできない。
ーホールで配線基板と半田接合しているので、スルーホ
ールの長さを長くしなければならず、半導体チップ搭載
基板の板厚を薄くできない。
【０００９】本発明は斯かる実情に鑑み、スルーホール
を２分割して形成した接続端子を用いることなく、半導
体チップ搭載基板と配線基板との半田接合を可能とした
ものである。
を２分割して形成した接続端子を用いることなく、半導
体チップ搭載基板と配線基板との半田接合を可能とした
ものである。
【００１０】
【課題を解決するための手段】本発明は、薄板積層板の
上面にチップ搭載パターン、ボンディング用パターンを
形成すると共に下面に接合用導体パターンを形成し、半
導体チップの搭載部分の周囲に前記ボンディング用パタ
ーンと前記接合用導体パターンとを接続するスルーホー
ルを形成したことを特徴とするものである。
上面にチップ搭載パターン、ボンディング用パターンを
形成すると共に下面に接合用導体パターンを形成し、半
導体チップの搭載部分の周囲に前記ボンディング用パタ
ーンと前記接合用導体パターンとを接続するスルーホー
ルを形成したことを特徴とするものである。
【００１１】
【作用】半導体チップ搭載基板への半導体チップの搭載
は、前記チップ搭載パターンへ半導体チップを載置後、
該半導体チップのリード端子と前記ボンディング用パタ
ーンとをワイヤボンディグした後樹脂封止しする。半導
体チップ搭載基板の配線基板への実装は、前記接合用導
体パターンを配線基板の配線パターンへ半田接合により
行い、この半田接合の状態は前記スルーホールによって
確認する。
は、前記チップ搭載パターンへ半導体チップを載置後、
該半導体チップのリード端子と前記ボンディング用パタ
ーンとをワイヤボンディグした後樹脂封止しする。半導
体チップ搭載基板の配線基板への実装は、前記接合用導
体パターンを配線基板の配線パターンへ半田接合により
行い、この半田接合の状態は前記スルーホールによって
確認する。
【００１２】
【実施例】以下、図面を参照しつつ本発明の一実施例を
説明する。
説明する。
【００１３】図１、図２に於いて、８は板厚の薄い半導
体チップ搭載基板であり、該半導体チップ搭載基板８の
上面にチップ搭載パターン９、ボンディング用パターン
１１を形成し、下面に該ボンディング用パターン１１に
対応する接合用導体パターン１０を形成し、該ボンディ
ング用パターン１１と前記接合用導体パターン１０とを
スルーホール２０で接続する。
体チップ搭載基板であり、該半導体チップ搭載基板８の
上面にチップ搭載パターン９、ボンディング用パターン
１１を形成し、下面に該ボンディング用パターン１１に
対応する接合用導体パターン１０を形成し、該ボンディ
ング用パターン１１と前記接合用導体パターン１０とを
スルーホール２０で接続する。
【００１４】半導体チップ２を前記半導体チップ搭載基
板８に搭載するには、半導体チップ２を前記チップ搭載
パターン９に所要の手段で接合し、前記ボンディング用
パターン１１と半導体チップ２の端子とをボンディング
ワイヤ４よって接続し、その後樹脂５によりモールドす
る。
板８に搭載するには、半導体チップ２を前記チップ搭載
パターン９に所要の手段で接合し、前記ボンディング用
パターン１１と半導体チップ２の端子とをボンディング
ワイヤ４よって接続し、その後樹脂５によりモールドす
る。
【００１５】更に、半導体チップ搭載基板８を配線基板
１３に実装する場合は、前記接合用導体パターン１０を
配線基板１３の配線パターン１４に合致させ、半田接合
する。この半田接合の状態は前記スルーホール２０より
確認する。
１３に実装する場合は、前記接合用導体パターン１０を
配線基板１３の配線パターン１４に合致させ、半田接合
する。この半田接合の状態は前記スルーホール２０より
確認する。
【００１６】次に、図３〜図９に於いて半導体チップ搭
載基板８の製造工程、該半導体チップ搭載基板８への半
導体チップ２の搭載工程、更に半導体チップ搭載基板８
を配線基板１３に実装する工程を説明する。
載基板８の製造工程、該半導体チップ搭載基板８への半
導体チップ２の搭載工程、更に半導体チップ搭載基板８
を配線基板１３に実装する工程を説明する。
【００１７】図３は、半導体チップ搭載基板８の素材と
なる銅張積層薄板１５を示しており、該銅張積層薄板１
５は薄板積層板１６の両面に銅箔１７が張設されたもの
である。
なる銅張積層薄板１５を示しており、該銅張積層薄板１
５は薄板積層板１６の両面に銅箔１７が張設されたもの
である。
【００１８】前記銅張積層薄板１５に半導体チップ搭載
基板８を割付けし、割付けした半導体チップ搭載基板８
の半導体チップ搭載部分１８の周囲に前記半導体チップ
２のリード端子の数だけ孔１９を穿設する（図４）。
基板８を割付けし、割付けした半導体チップ搭載基板８
の半導体チップ搭載部分１８の周囲に前記半導体チップ
２のリード端子の数だけ孔１９を穿設する（図４）。
【００１９】前記半導体チップ搭載基板８にメッキを施
し、スルーホール２０を形成する（図５）。
し、スルーホール２０を形成する（図５）。
【００２０】更に、エッチング処理により半導体チップ
搭載基板８の上面に前記チップ搭載パターン９、ボンデ
ィング用パターン１１を形成し、下面には前記接合用導
体パターン１０を形成する（図６）。
搭載基板８の上面に前記チップ搭載パターン９、ボンデ
ィング用パターン１１を形成し、下面には前記接合用導
体パターン１０を形成する（図６）。
【００２１】前記したパターン形成後、該導体パターン
上に金メッキを施し、該導体パターンに金被膜２１を形
成する（図７）。
上に金メッキを施し、該導体パターンに金被膜２１を形
成する（図７）。
【００２２】前記チップ搭載パターン９に半導体チップ
２を設置し、半導体チップ２の端子と前記ボンディング
用パターン１１とを前記ボンディングワイヤ４により接
続し（図８）、前記半導体チップ２を樹脂５によって封
止する（図９）。
２を設置し、半導体チップ２の端子と前記ボンディング
用パターン１１とを前記ボンディングワイヤ４により接
続し（図８）、前記半導体チップ２を樹脂５によって封
止する（図９）。
【００２３】配線基板１３の配線パターン１４上に半田
ペースト２２を塗布し、更に前記半導体チップ搭載基板
８を載置する。前記半田ペースト２２を溶融させ、前記
半導体チップ搭載基板８側の前記接合用導体パターン１
０と前記配線基板１３側の配線パターン１４を半田接合
する（図１）。
ペースト２２を塗布し、更に前記半導体チップ搭載基板
８を載置する。前記半田ペースト２２を溶融させ、前記
半導体チップ搭載基板８側の前記接合用導体パターン１
０と前記配線基板１３側の配線パターン１４を半田接合
する（図１）。
【００２４】この半田接合の状態は、前記半導体チップ
搭載基板８の板厚が薄い為、前記スルーホール２０によ
り確認することができる。又、半導体チップ搭載基板８
の板厚が薄い為配線基板１３への実装高さを低くするこ
とができ、配線基板１３の全体の厚みを薄くすることが
できる。
搭載基板８の板厚が薄い為、前記スルーホール２０によ
り確認することができる。又、半導体チップ搭載基板８
の板厚が薄い為配線基板１３への実装高さを低くするこ
とができ、配線基板１３の全体の厚みを薄くすることが
できる。
【００２５】尚、上記した実施例ではスルーホール２０
の孔の配列を一列にしたが、スルーホール２０を切断す
る必要がないので、図１０に示すごとく千鳥状の配列と
して、スルーホール２０のピッチを更に小さくすること
ができる。
の孔の配列を一列にしたが、スルーホール２０を切断す
る必要がないので、図１０に示すごとく千鳥状の配列と
して、スルーホール２０のピッチを更に小さくすること
ができる。
【００２６】又、前記した様に、半導体チップ搭載基板
８として銅張積層薄板１５を使用することができるの
で、基板材料としてアルミセラミックを使用するものに
比べ安価となる。
８として銅張積層薄板１５を使用することができるの
で、基板材料としてアルミセラミックを使用するものに
比べ安価となる。
【００２７】
【発明の効果】以上述べた如く本発明によれば、半導体
チップ搭載基板と配線基板との接合の為の端子形成に、
スルーホールを切断しないでよいので、スルーホール切
断時のメッキ層の損傷を防止でき、又スルーホールを切
断しないでよいので、スルーホールの回りに補強用の導
体パターンを形成する必要がなく、スルーホールのピッ
チを小さくすることができ、高密度化を図れる。更に、
スルーホールと外形端の位置精度が従来のものよりラフ
でよく、外形加工が容易である。半導体チップ搭載基板
の板厚を薄くできるので、実装状態での配線基板の厚み
を薄くすることができると共に軽量化を図れる、等の種
々の優れた効果を発揮できる。
チップ搭載基板と配線基板との接合の為の端子形成に、
スルーホールを切断しないでよいので、スルーホール切
断時のメッキ層の損傷を防止でき、又スルーホールを切
断しないでよいので、スルーホールの回りに補強用の導
体パターンを形成する必要がなく、スルーホールのピッ
チを小さくすることができ、高密度化を図れる。更に、
スルーホールと外形端の位置精度が従来のものよりラフ
でよく、外形加工が容易である。半導体チップ搭載基板
の板厚を薄くできるので、実装状態での配線基板の厚み
を薄くすることができると共に軽量化を図れる、等の種
々の優れた効果を発揮できる。
【図１】本発明の一実施例を示す斜視図である。
【図２】同前一実施例の断面図である。
【図３】本実施例に係る半導体チップ搭載基板の製造工
程図である。
程図である。
【図４】本実施例に係る半導体チップ搭載基板の製造工
程図である。
程図である。
【図５】本実施例に係る半導体チップ搭載基板の製造工
程図である。
程図である。
【図６】本実施例に係る半導体チップ搭載基板の製造工
程図である。
程図である。
【図７】本実施例に係る半導体チップ搭載基板の製造工
程図である。
程図である。
【図８】該半導体チップ搭載基板への半導体チップ搭載
する場合の説明図である。
する場合の説明図である。
【図９】該半導体チップ搭載基板への半導体チップ搭載
する場合の説明図である。
する場合の説明図である。
【図１０】他の実施例に係る半導体チップ搭載基板の斜
視図である。
視図である。
【図１１】従来例を示す斜視図である。
２ 半導体チップ ８ 半導体チップ搭載基板 ９ チップ搭載パターン １０ 接合用導体パターン １１ ボンディング用パターン １６ 薄板積層板 ２０ スルーホール
Claims (1)
- 【請求項１】 薄板積層板の上面にチップ搭載パター
ン、ボンディング用パターンを形成すると共に下面に接
合用導体パターンを形成し、半導体チップの搭載部分の
周囲に前記ボンディング用パターンと前記接合用導体パ
ターンとを接続するスルーホールを形成したことを特徴
とする半導体チップ搭載基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26831891A JPH0582664A (ja) | 1991-09-19 | 1991-09-19 | 半導体チツプ搭載基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26831891A JPH0582664A (ja) | 1991-09-19 | 1991-09-19 | 半導体チツプ搭載基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582664A true JPH0582664A (ja) | 1993-04-02 |
Family
ID=17456872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26831891A Pending JPH0582664A (ja) | 1991-09-19 | 1991-09-19 | 半導体チツプ搭載基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923535A (en) * | 1994-08-31 | 1999-07-13 | Nec Corporation | Electronic device assembly |
-
1991
- 1991-09-19 JP JP26831891A patent/JPH0582664A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923535A (en) * | 1994-08-31 | 1999-07-13 | Nec Corporation | Electronic device assembly |
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