JPH0580150B2 - - Google Patents

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JPH0580150B2
JPH0580150B2 JP63104358A JP10435888A JPH0580150B2 JP H0580150 B2 JPH0580150 B2 JP H0580150B2 JP 63104358 A JP63104358 A JP 63104358A JP 10435888 A JP10435888 A JP 10435888A JP H0580150 B2 JPH0580150 B2 JP H0580150B2
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layer
pillar
etching
pillars
insulating layer
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Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
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Publication date
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Description

【発明の詳細な説明】 本発明は半導体本体の表面上に複数個の絶縁領
域及び複数個の半導体領域と隣接させて第１導体
パターン、絶縁層および第２導体パターンを順次
形成し、半導体領域並びにこれに隣接する絶縁領
域の双方の上側に位置する絶縁層の開口を通じて
前記２つの導体パターン間の相互接続を局部的に
形成する半導体装置の製造方法に関するものであ
る。前記絶縁領域は半導体本体内のフイールド
（電界）絶縁領域とすることができる。しかし半
導体装置の表面上に存し、例えばゲート電極の絶
縁作用を行う絶縁領域とすることもできる。
本発明方法によるときは絶縁層内の開口を通じ
て二つの導体パターン間の相互接続を形成する。
半導体本体の表面上に設ける第１パターンは半導
体領域と局部的に接触する。上述の相互接続を通
じかかる半導体領域は第２導体パターンに接続さ
れる。本発明ではこの相互接続は半導体領域の上
側ならびにこれに隣接する絶縁領域の上側の双方
に形成されるので半導体本体の表面積が極めて節
約される。実際上この相互接続を形成する絶縁層
内の開口は写真蝕刻（フオトリチオグラフイツ
ク）工程及びエツチング工程を有する製造工程に
よつてその寸法が定まる。例えばこの種開口は１
×1μｍの断面を有する。相互接続を半導体領域
の上側に位置する個所のみに設けるとすると、半
導体領域の寸法は前記絶縁層内の開口の寸法より
も大なるものとする必要がある。しかし相互接続
を半導体領域の上側ならびにこれに隣接している
絶縁領域の上側の双方に形成するときは、開口は
当然半導体領域の上側にその一部のみを有するこ
ととなるので半導体領域の表面積はかなり小さい
ものとなる。第１の場合、すなわち半導体領域上
のみに設ける場合には例えばその表面積は２×
2μｍであるのに対し、第２の場合その表面積は
遥に小さなものとなる。
デイー・シー・チエン他（D.C.Chen et al）
の“Ａ New Device Interconnect Scheme
for Submicron VLSI”、Technical Digest of
the International Electron Devices Meeting、
1984、P.118−121には上述の如くの既知の方法が
発表されており、これでは相互接続を半導体領域
の上側ならびにフイールド絶縁領域の双方の上側
に設けている。第１及び第２導体パターン間のこ
れらの接触は第１導体パターンに終端する絶縁層
内のウインド（窓）をエツチングで構成し、この
ようなウインド上に第２導体パターンを設けて構
成する。
絶縁層及びフイールド絶縁領域の両方が酸化珪
素で構成される既知の方法においては、ウインド
をエツチングするとき第１導体パターンはエツチ
ングストツパとして作用する。この結果エツチン
グ工程中においてウインドが構成される領域にお
けるフイールド酸化物は保護される。もしこのよ
うな手段を取らないすると、酸化珪素の絶縁層内
にウインド（窓）をエツチングしたのちフイール
ド酸化物もエツチング除去されることとなる。従
つてこのエツチング工程を適時に停止させないと
フイールド酸化物も局部的に完全に除去されるこ
ととなる。このようなときには第２導体パターン
を設けたのち、フイールド酸化物上に終端する
pn接合が短絡されることとなる。特にpn接合が
半導体本体の表面に比較的に近く隣接して設けら
れている場合には、前記のエツチング工程を適時
に停止させることは困難である。これは特に半導
体領域、フイールド酸化物領域、導体及び接触ウ
インドがミクロン代（桁）の寸法或いはミクロン
以下の寸法を有するようにする半導体装置では特
にこのことがあてはまる。
上述の既知の方法においては絶縁層内にウイン
ドをエツチングする際、第１導体パターンがエツ
チングストツパとして作用する。各ウインドの領
域においてこの目的のため第１導体パターンはウ
インドの断面積よりも大きい表面積の部分を有し
ている必要がある。上述のフイールド絶縁物の不
所望なエツチングを防止するため、ウインドの形
成の際エツチングストツパがウインドのエツチン
グに対しすべての条件で存在していなければいけ
ない。このウインドは半導体本体の表面上に設け
たフオトレジスト層上に映像を結ばせた写真マス
クによりその寸法が決定される。現像後フオトレ
ジスト内に例えば１×1μｍの開口が形成される。
次いで残りのフオトレジストをマスクとして使用
しウインドをエツチングする。この写真蝕刻マス
クは所定の整合許容偏差、例えば約±0.3μｍで映
像を結ばせる必要があるので、このウインドは正
確にその位置を定められているとは限らない。し
かしこの窓（開口）はウインドの各縁部を整合許
容偏差に等しい寸法だけ拡大した面積内に形成さ
れることは確かである。いま説明した例でウイン
ドを１×1μｍとすると、この面積は1.6×1.6μｍ
となる。同様な写真蝕刻法によりウインドを形成
する際、第１導体パターンの一部分をエツチング
ストツパとして使用し、この際にも同一の偏差が
加わるとすると、このウインドはその整合許容偏
差に等しい横幅だけの大きさをもつた表面積内に
到達すると言える。従つて上述の例ではこの大き
さは2.2×2.2μｍとなる。これは半導体の表面に
これと同じ表面積を必要とすることを意味する。
従つて上述の例ではこれは2.8×2.8μｍとなる。
１×1μｍのウインドに対し、2.2×2.2μｍのエツ
チングクトツパを必要とし、これは半導体本体の
表面に2.8×2.8μｍの面積を予定する必要を生ず
ることとなる。
本発明は絶縁領域が不所望にエツチングされた
り、或いは損傷されることを伴うことなく、電気
導体の第１、第２パターン間に電気接続を構成す
る方法を提供することをその目的とし、特に絶縁
層内の開口の領域において第１導体パターンが表
面積を最小としまた半導体本体の表面上に極めて
小さい最小の表面のみを必要とするものを提供す
ることを目的とする。
上述の目的を有する本発明方法は、第１導体パ
ターン内の導電ピラーによつて前記相互接続を形
成し、その工程中ピラーの頂部上に設けた絶縁層
を除去してピラーの頂部を露出させ、かく露出し
たピラーの頂部に第２導体パターンを設けること
を特徴とする。ピラーは写真蝕刻及びエツチング
技術によりピラーを形成するマスクに対応する寸
法を有する。上述の例と同じマスクを使用すると
するとピラーの断面は１×1μｍである。このピ
ラーは半導体材料及び絶縁領域の材料とは違う材
料で製造するため、このピラーのエツチングには
半導体本体の材料及び絶縁材料にほとんど影響を
及ぼすことなくそれを行うことができる。この絶
縁領域は半導体本体に設けるフイールド絶縁領域
とすることができるが、さらに本発明ではこれの
みに限定されず、例えばゲート電極絶縁用に半導
体の表面上に位置する絶縁領域とすることもでき
る。ピラーの形成にはエツチングストツパは必要
ではない。この目的には半導体本体の表面に所望
のストリツプ（条片）の幅に整合許容偏差を加え
た大きさのみを予定すればよい。従つて上述の例
ではこの面積は1.6×1.6μｍとなる。この面積の
うち0.5×1μｍの部分が半導体領域上に配置され
るとこれで満足な接触が形成される。
本発明の好適実施例では互に選択エツチング特
性を有する材料のベース層と上側層とを有する二
重層として第１導体パターンを形成し、ピラーを
前記上側層に形成し、次でベース層をエツチング
除去するが、この間において該ピラーをエツチン
グマスクとして使用する。ベース層内に種々のパ
ターンをエツチングすることができる。例えばピ
ラーは従来と同じくベース層内に形成することも
できる。さらに代案としてベース層内に導体トラ
ツクを形成することもでき、この場合にはピラー
は自己整合法でこれに接合させる。後者の場合に
はピラーと同じ大きさの幅またはピラーよりも小
さい幅の導体トラツクをピラーに直接接合させる
ことができる。ベース層にさらに他の導体トラツ
クを形成させることができこれらはピラーとは接
触せず、しかしフイールド酸化物領域上に延長さ
れており二つの隣接半導体領域を接続するものと
することもできる。
実際上ベース層が主としてタングステンからな
り、上側層が主としてアルミニウムからなつてい
る場合には、ピラー及び他の導体トラツクをかか
る二重層内に好適に形成することができる。例え
ば体積で約10％のチタンをタングステンに加え、
体積で約0.5％の珪素をアルミニウムに加える。
その他の添加物を少量加えることも可能である。
以下図面により本発明を説明する。
第１図ないし第５図は、本発明方法によつて製
造した半導体装置のいくつかの連続工程における
断面を示す略図である。出発材料は表面２を有す
るｎ型の珪素（シリコン）の半導体本体１であり
互いにフイールド（電界）絶縁領域４によつて分
離されたいくつかの半導体領域３を有する。図面
においてはこれら領域を２つ示してあるが、半導
体装置は実際上は極めて多数のかかる領域を有し
ているものである。フイールド絶縁領域４は酸化
珪素（SiO2）で構成され、これは珪素の局部酸
化により得られる。半導体本体１内にエツチング
によつて形成した溝もこれらと同じ酸化珪素で充
填する。半導体領域３は電界効果トランジスタの
ソース領域５及びドレイン領域６を有する。これ
らの領域５及び６はｐ導電型であり、ｎ型材料の
半導体領域３内でpn接合７を形成する。このpn
接合７は表面２より約0.3μｍの距離において延長
される。導電性多結晶珪素のゲート電極８を表面
２上に設ける。このゲート電極は厚さ約20nｍの
ゲート酸化物９の層上に設けその側面は酸化珪素
の縁部１０で側方絶縁を行う。さらに表面２には
導電性多結晶珪素の導体部１１を設けその側方を
前と同じく酸化珪素の縁部１０で絶縁する。
第５図について以下に詳細に説明するように第
１導体パターン２０、絶縁層２１及び第２導体パ
ターン２２を表面２上に設ける。絶縁層２１は酸
化珪素で構成し、これは例えば半導体をシラン及
び酸素の雰囲気中で400℃に加熱することにより
得られる。
絶縁層内の開口２３を通じ２つの導体パターン
２０と２２の間に相互接続を局部的に形成する。
これらの開口２３は半導体領域３とこれに隣接す
るフイールド絶縁領域４の両者の上側に位置させ
る。かくすることにより表面の面積を極めて効率
的に利用することができる。実際上絶縁層２１内
の開口２３はフオトリチオグラフイツク（写真蝕
刻）ならびにエツチング工程よりなる製造工程で
定まる寸法を有する。このような開口は例えば１
×1μｍの断面（面積）を有する。従来このよう
な開口を絶縁層２１内にエツチングにより形成し
上述の如き寸法の窓を形成するとき、かかる開口
は、フイールド絶縁領域４の上側に存在させては
ならなかつた。酸化珪素で形成される絶縁層２１
内にこの種の窓をエツチングで設けるとき、下側
にフイールド絶縁領域４があると、その酸化珪素
も同じくエツチング除去される。このような場
合、エツチング工程を適時に停止させないとフイ
ールド絶縁領域が局部的にエツチング除去され
る。このような場合、浅い位置にあるpn接合７
は第２導体パターンの形成後に短絡される恐れが
ある。このような方法で開口２３を形成するとす
ると、半導体領域３はその大きさを大とし、酸化
珪素のエツチングを行うときに、珪素がエツチン
グのストツパとして作用するような大きさとする
を要する。このことは開口が１×1μｍの断面を
有し、しかもこの開口を所望の領域に±0.3μｍの
許容偏差をもつて形成するを要する際には、表面
領域は少なくとも1.6×1.6μｍの大きさを有する
を要し、むしろ約２×2μｍの大きさを必要とす
ると言うことができる。しかしこの開口２３をフ
イールド絶縁領域４の上側に一部でも位置させる
ことができると、以下に説明する如く半導体領域
３をかなり小さな大きさとすることができる。
デイー・シー・チエン他（D.C.Chen et al）
による“ア・ニユー・デイバイス・インターコネ
クト・スキム・フオア・サブミクロン・VLSI”、
Technical Digest of the International
Electron Devices Meeting、1984、P.118−121
の発表にある如く、開口２３をフイールド酸化物
４の上にその一部を存在させ、かつこの開口を絶
縁層２１内に窓としてエツチングにより構成しし
かもこのフイールド絶縁領域４に不所望なエツチ
ングが生じないようにする方法は既知である（第
６図参照）。この既知の方法では、絶縁層２１内
に開口２３をエツチングするとき導体の第１パタ
ーンの部分３０がエツチングストツパとして作用
する。その結果下側のフイールド絶縁領域４は保
護される。しかしながら部分３０にはこの目的に
よつて開口２３の断面よりもかなり大なる表面領
域を付与する必要がある。この大きさはかなり大
きくし、開口２３を形成する時エツチング中にす
べての状態でエツチングストツパが存するように
する必要がある。この開口の寸法はフオトレジス
ト層上に結像する写真工程のマスクの大きさによ
り定まる。現像後において例えば１×1μｍの寸
法の開口がこれに形成される。これに続いて残り
のフオトレジストをマスクとして使用して絶縁層
２１内にエツチングを行つてウインドを形成す
る。このウインドは横線３１に示される如く１×
1μｍの断面を有する。この写真マスクは約±0.3μ
ｍの整合許容偏差をもつて映像を結ぶので、開口
２３はその成長過程において、ほとんどは正しい
位置を占めるがその各側方においては0.3μｍ位の
偏差を生ずる。この状態を横線３２及び３３によ
り略図的に示してある。この開口は横線３４で示
す個所、すなわち、上述の１×1μｍの縁部を0.3μ
ｍだけ超えた個所で形成されるこの領域３４はこ
のため1.6×1.6μｍの寸法を有する。
第１導体パターンの部分３０はここにおいて写
真工程及びエツチング工程によると同様にしてエ
ツチングストツパとして作用し同じく約±0.3μｍ
の整合許容偏差を生ずる。したがつて部分３０は
横線３５で示されたような断面を生じ、これは領
域３４に対し0.3μｍの幅を有する縁部だけがこれ
を超過する。したがつて従来法では2.2×2.2μｍ
の表面積を必要とする。この目的に対し表面上に
横線３４で示した面積を予定する必要があり、こ
の面積は上述の縁部の大きさを必要とするので面
積の大きさは2.8×2.8μｍとなる。
本発明方法においては第１導体パターン２０と
第２導体パターン２２間の相互接触を第１導体パ
ターン２０内に導電性ピラー（柱状部）を形成す
ることにより完成する。絶縁層を設けたのち、ピ
ラーの頂部を露出させ、このピラーの露出した頂
部上に第２導体パターン２２を設ける。第２図及
び第３図に示すように半導体本体１の表面に導電
層を被着することによりこれを行うことができ、
この例ではベース層４１と上側層４０による二重
層でこれを形成する。この長所については後述す
る。通常の方法でこの層４０，４１上にフオトレ
ジストマスク４２を設ける。このフオトレジスト
マスク４２は１×1μｍの断面を有する複数個の
部分４３を有する。これに続いてフオトレジスト
マスク４２をマスクとして使用し導電層４０，４
１をエツチングで設け、次いでピラーを形成す
る。
第８図は上述のようなピラー４４を示す。これ
は上側層４０とベース層４１の双方の内部にエツ
チされ形成される。これら二つの層は第８図では
図示を明瞭にするため示してない。このピラー４
４はフオトレジストマスクの部分４３に対応する
断面を有し、すなわち横線４５で略図的に示すよ
うに１×1μｍの断面を有する。導電層４０，４
１はピラー４４用のエツチングをしたときフイー
ルド絶縁領域４及び半導体領域２がほとんど侵蝕
されないような材料で作る。このようにすると１
つのエツチング工程を省略できる。エツチングマ
スク４３は±0.3μｍの整合許容偏差をもつて設け
てあるため、ピラー４４はすべての側面において
0.3μｍの距離だけ変位する可能性をもつて表面２
に到達し、これを矢印を付した横線４６及び４７
で図式的に示してある。
したがつて表面２上には、ピラー４の断面に
0.3μｍの幅を有する縁部を加えたものに等しい横
線４８で示す表面積を予定する必要がある。した
がつてこの面積は1.6×1.6μｍとなる。従来既知
の方法（第６図参照）により形成される接続を作
るためには、表面上に2.8×2.8μｍの寸法の面積
を予定する必要があつたことを記憶すべきであ
る。従つて本発明により大なる節約がはかれる。
ピラー４４を形成したのち、半導体本体１をシ
ランと酸素との雰囲気内で400℃に加熱し酸化珪
素層を形成させて表面２を絶縁層５０で被覆す
る。この酸化珪素の絶縁層５０は同時にピラー４
４をも被覆する（第１０図参照）。次いで絶縁層
にエツチングを加え最終的な絶縁層２１を形成し
ピラー４４の頂部５１を露出させる（第１１，１
２，１３図参照）。この形成においては、第１１
図に示すようにピラー４４の頂部５１より高いレ
ベルに絶縁層２１の表面５２が形成されるように
してもよく、また第１２図に示す如く頂部５１よ
りも表面５２が低いレベルに形成されるようにし
てもよく、さらに第１３図に示すようにピラー４
４の頂部５１と前記表面５２が同じレベルとなる
ようにしてもよい。この表面５２上に第２導体パ
ターン２２を形成すると、このパターンはピラー
４４の頂部５１にも配置されてこのピラーと電気
的接触を形成する。
第１導体パターン２０は互いに選択的にエツチ
ング可能な材料で形成されるベース層４１と上側
層４０とを有する二重層として形成する。フオト
レジストの部分４３を有するエツチングマスク４
２を用い上側層４０内に第１ピラー５５を形成す
る。通常の方法で第２フオトレジストマスク５６
を設けたのち、ベース層４１をエツチング除去す
る。このようにすることによりベース層４１内に
種々のパターンをエツチングで形成することがで
きる。例えばピラー５５をそのままの形でベース
層内に映像を結ばせ、次いで部分５７を形成す
る。この場合においてはベース層は格別の機能を
発揮しないのでこれを省略してもよい。第４図は
一例として第８図ないし１３図に述べたピラー４
４を設けた状況を示す。第４図における残りのピ
ラー５５に対して、ベース層４１内に導電トラツ
ク５８を構成する。ピラーは自己整合法によりこ
れと接合する。ピラー５５は導電トラツク５８の
エツチング工程中においてエツチングマスク５６
に接触するエツチングマスクとして使用する。第
４図はこれに関する二つの状況を示しており、そ
の一つにおいては導体５８は表面２上に配置した
多結晶珪素の導体１１と接触する。第４図はさら
に導体５９を示しており、これはベース層内のみ
に形成されるもので、下側ソース領域５を半導体
本体内の他の任意の点（図示せず）に接続する。
第９図は上側層４０にピラー５５が形成され、
ベース層４１内に形成されている導電トラツク５
８に接触する状況を示す平面図である。このピラ
ー５５に対しては表面２上にある面積を予定する
必要があり、この面積は点線６０で示す如くであ
りその大きさは上述の如く1.6×1.6μｍである。
例えば1μｍの幅を有する導電トラツク５８に対
しては、ピラーに対しても同じ理由により1.6μｍ
の幅を有するストリツプで構成される点線６１で
示される面積が必要である。第７図は従来既知の
方法で構成した二つのパターン間の接続を同じ状
況の下で比較のために示すものである。その上側
にウインド２３が位置する第２パターンの部分３
０に対しては2.8×2.8μｍの点線６２で示す面積
が必要である。隣接する導体６３に対しては1.6μ
ｍの幅を有するストリツプで構成される点線６４
で示す面積を必要とする。第７図と第９図を比較
して判るように、本発明方法によりベース層４１
内に形成する導体５７に接続するピラー５５を形
成する工程で、第１導体パターン２０を形成する
と極めて大なる面積が節約される。
本発明においては第１導体パターン２０は主と
してタングステンよりなるベース層４１として主
としてアルミニウムよりなる上側層４０とを有す
る二重層として構成する。例えばタングステンに
は体積で約10％のチタンを添加し、またアルミニ
ウムには体積で約0.5％の珪素を添加する。タン
グステンに窒素に加えるとか、アルミニウムに銅
を加えるとか、他の添加物を用いることも可能で
ある。塩素を含有するプラズマ（例えば、CCl4
とCl2のプラズマ）内でアルミニウムはタングス
テンに対し選択エツチング特性を有しており、さ
らにタングステンは緩衝過酸化溶液内で珪素及び
珪素化合物に対し選択エツチング特性を有してい
る。
ピラー４４，４５の頂部５１を露出させるとき
は、第１０図、１２図、１３図等に示す絶縁層５
０，２１をエツチングするにあたりそのエツチン
グ後においてほぼ平滑な表面５２が形成されるよ
うにし、この表面はピラー４４，５５の頂部５１
と同一レベルとなるか或いはこれにより低いレベ
ルとなるようにすると好都合である。これは例え
ば絶縁層５０の頂部に平坦な表面７１を有するレ
ジスト層７０を被着し、次いでエツチング処理に
より半導体本体にエツチングを行い、この間にレ
ジスト層７０及び絶縁層５０をほぼ同じ速度でエ
ツチングするようにする。次いでこのように形成
した平坦表面５２上に第２導体パターン２２を設
ける。これは平坦でない表面に設ける場合よりも
遥に簡単である。
平坦な表面７１上にレジスト層７０を設ける工
程では、半導体本体１の表面２に導体２０の第１
パターンに沿つて複数個のダミーピラー７５を形
成しこれを表面２の上側より見た場合各ピラーと
同じ規則正しい位置を占める如くして行うことが
できる。（第４図及び第５図）このようにすると
表面に起伏の大きな差がつくことが避けられ、そ
の結果絶縁層５０も表面の起伏が少なく構成され
る。レジスト層７０を設けたのちにおいて、この
層はよりおおきい起伏がある表面に設けた場合に
比較してかなり平坦な表面を呈する。
第２導体パターン２２を形成したのちその装置
の全体を第２絶縁層で覆う。これは例えば第２絶
縁層内の開口を通じ第２導電パターンに第３導電
パターンを接触させる構成を可能とする。これに
ついては図示を簡単にするため図面には示してい
ない。
本発明は上述の例のみに限定されず多くの変形
が可能である。例えばソース領域５、ドレイン領
域６、ゲート電極８ならびに付加的導体１１を通
常の如く表面上に設け、これは二重層４０，４１
の形成前に行い珪素に対しては例えば表面２をチ
タンの層で覆い、これに熱処理を加え反応してい
ないチタンをエツチング除去することもできる。
上述の説明においてピラー４４によりフイール
ド酸化物領域４と半導体領域３との両者の上側に
おいて相互接続を形成することにつき述べた。面
積を節約する利点を維持しながら、これらの接続
は半導体領域３と他の絶縁領域、例えばゲート電
極８（第１４図）の絶縁の作用をする絶縁領域１
０の上側に設けることもできる。半導体領域３と
フイールド酸化物領域４の上側ならびに絶縁領域
１０の上側（第１５図）において相互接続を形成
すればより大なる面積の節約が可能である。
【図面の簡単な説明】
第１図ないし第５図は本発明による半導体装置
の製造方法の連続工程を示す略断面図、第６図及
び第７図は従来既知の方法による第１導体パター
ンと第２導体パターン間の接続を示す略図、第８
図及び第９図は本発明により第１及び第２導体パ
ターン間の接続を行う状況を示す図、第１０図−
第１３図は第１図−第５図の工程の数段階を示す
詳細図、第１４図及び第１５図は第５図の接続の
変形例を示す図である。 １……半導体本体、４……フイールド絶縁領
域、５……ソース領域、６……ドレイン、７……
pn接合、８……ゲート電極、１１……導体、２
０，２１……導体パターン、２３……開口、４
４，５５……ピラー。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体本体の表面上に複数個の絶縁領域及び
    複数個の半導体領域と隣接させて第１導体パター
    ン、絶縁層および第２導体パターンを順次形成
    し、半導体領域並びにこれに隣接する絶縁領域の
    双方の上側に位置する絶縁層の開口を通じて前記
    ２つの導体パターン間の相互接続を局部的に形成
    する半導体装置の製造方法において、 第１導体パターン内の導電ピラーによつて前記
    相互接続を形成し、その工程中ピラーの頂部上に
    設けた絶縁層を除去してピラーの頂部を露出さ
    せ、かく露出したピラーの頂部に第２導体パター
    ンを設けることを特徴とする半導体装置の製造方
    法。 ２ 互に選択エツチング特性を有する材料のベー
    ス層と上側層とを有する二重層として第１導体パ
    ターンを形成し、ピラーを前記上側層に形成し、
    次でベース層をエツチング除去するが、この間に
    おいて該ピラーをエツチングマスクとして使用す
    る如くした請求項１記載の半導体装置の製造方
    法。 ３ ベース層が主としてタングステンよりなり、
    上側層が主としてアルミニウムよりなる二重層に
    よつて第１導体パターンを形成する請求項２記載
    の半導体装置の製造方法。 ４ ピラーの頂部を露出させるに際し、絶縁層の
    エツチングは、エツチング後において絶縁層がほ
    ぼ平坦な表面を有し、その表面が、ピラーの頂部
    とほぼ同一のレベル、またはピラーの頂部より低
    いレベルとなるようにして行う請求項１、２また
    は３記載の半導体装置の製造方法。 ５ 第１導体パターン内に複数個のダミーピラー
    を形成し、これらダミーピラーは、表面を上側よ
    り見た場合、各ピラーに対しほぼ規則正しい位置
    を占める如く該表面に設ける如くした請求項４記
    載の半導体装置の製造方法。
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