JPH0573472A - 割り込み処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 多数の周辺入出力回路からの割り込み要求を
効率的に処理し、ＣＰＵの負担を軽減させる。 【構成】 複数の周辺入出力回路１〜３についてＣＰＵ
１４への割り込み要求を処理する。各周辺入出力回路１
〜３からの割り込み要求ＩＮＴ１〜３は、割込制御装置
１１に与えられる。割込制御装置１１は、これらの割り
込み要求に対して所定の規則に基づき優先順位を決定
し、割り込み要求のあった周辺入出力回路のＩ／Ｏアド
レスＡｄｄ１〜３を優先順位に基づいてソートし、これ
をデュアルポートＲＡＭ１２に優先順位に従って格納す
る。格納されたＩ／ＯアドレスＡｄｄ１〜３は、優先順
位に従って割り込みレジスタ１３に読み出される。ＣＰ
Ｕ１４は、優先順位についての考慮を行うことなしに、
常に割り込みレジスタ１３内のＩ／Ｏアドレスに対する
アクセスを行うことにより、割り込み処理を行うことが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は割り込み処理装置、特
に、複数の周辺入出力回路についてＣＰＵへの割り込み
要求を処理する割り込み処理装置に関する。

【０００２】

【従来の技術】コンピュータの動作において、接続され
た周辺入出力回路からの割り込み要求を適宜処理するこ
とは非常に重要である。特に、自動車のエンジンを制御
するコンピュータには、周辺入出力回路として、自動車
の走行状態を検出する種々のセンサが接続される。自動
車の走行状態は、刻々と変化するため、これらのセンサ
からの信号に基づく割り込み要求が頻繁に行われること
になる。このような割り込み要求を効率良く処理するた
め、たとえば、実開昭６０−６４０号公報には、ＤＭＡ
処理とプログラム計測モードとを並行処理するシステム
が開示されている。一般に、ＣＰＵに対する割り込み処
理は、ステータスレジスタ（以下ＳＴＲと呼ぶ）を利用
する。すなわち、ＣＰＵは、割り込み要求を受け付ける
とＳＴＲの内容を読み出し、このＳＴＲの各ビットに割
り当てられた周辺入出力回路に対してリード／ライトを
行う。別言すれば、ＳＴＲのうちフラグの立っているビ
ットに対応する周辺入出力回路に対して割り込み処理が
行われることになる。

【０００３】

【発明が解決しようとする課題】１つのＣＰＵに複数の
周辺入出力回路が接続されている場合、ほぼ同時に複数
の周辺入出力回路から割り込み要求が出されることがあ
る。この場合、ＳＴＲの複数のビットフラグが立つこと
になるが、ＣＰＵは同時に複数の割り込み要求について
処理を行うことはできない。そこで、処理する順番を決
定し、この順番に従って各割り込み要求ごとに順次処理
を行ってゆくことになる。処理する順番を決定するアル
ゴリズムは、ＣＰＵを制御するソフトウエアに用意され
る。したがって、複数の割り込み要求があった場合、Ｃ
ＰＵは、処理順を決定するための演算を行った後でなけ
れば、本来の割り込み要求処理を行うことはできない。
ＳＴＲのビットフラグが多数立つほど、処理順を決定す
るためのアルゴリズムは複雑になり、ＣＰＵの負担は重
くなる。

【０００４】また、ＳＴＲを利用した従来の方法では、
一度に監視できる周辺入出力回路の数が、ＳＴＲのビッ
ト数に限定されてしまうという欠点もある。ＳＴＲのビ
ット数は、データバスの制限を受けるため、たとえば８
ビット、あるいは１６ビットなどと限定されてしまう。
したがって、一度に監視できる周辺入出力回路の数も８
個、あるいは１６個などと限定されてしまうことにな
る。

【０００５】そこで本発明は、多数の周辺入出力回路か
らの割り込み要求を効率的に処理することができ、ＣＰ
Ｕの負担を軽減させることのできる割り込み処理装置を
提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、複数の周辺入
出力回路についてＣＰＵへの割り込み要求を処理する装
置において、各周辺入出力回路について割り当てられた
Ｉ／Ｏアドレスを格納するための第１記憶手段と、複数
の周辺入出力回路からの割り込み要求を受け、この割り
込み要求に対して所定の規則に基づき優先順位を決定
し、割り込み要求のあった周辺入出力回路のＩ／Ｏアド
レスを優先順位に基づいてソートし、このＩ／Ｏアドレ
スを第１記憶手段に優先順位に従って格納する手段と、
割り込み要求があったときに、第１記憶手段内に格納さ
れているＩ／Ｏアドレスのうち、最も優先順位の高いア
ドレスを読み出して保持する第２記憶手段と、を設け、
割り込み要求があったときに、ＣＰＵが第２記憶手段内
に格納されているＩ／Ｏアドレスに基づいて周辺入出力
回路に対する割り込み処理を行うことができるように構
成したものである。

【０００７】

【作 用】本発明に係る割り込み処理装置は、割り込み
要求先を決定するためにＳＴＲは用いない。その代わり
に、割り込み要求のあった周辺入出力回路のＩ／Ｏアド
レス自身を、第１記憶手段内に格納するようにしてい
る。このＩ／Ｏアドレスは、第２記憶手段を介してＣＰ
Ｕに与えられ、ＣＰＵはこのＩ／Ｏアドレスをアクセス
することにより、割り込み要求に対する処理を直ちに行
うことができる。したがって、従来装置のように、一度
に監視できる周辺入出力回路の数が、ＳＴＲのビット数
に限定されることはなく、Ｉ／Ｏアドレスの異なる多数
の周辺入出力回路からの割り込み要求に対処することが
できる。

【０００８】しかも、同時に複数の周辺入出力回路から
の割り込み要求が発生した場合、各割り込み要求につい
て優先順位が与えられ、これら周辺入出力回路のＩ／Ｏ
アドレスが優先順位に基づいてソートされた後、第１記
憶手段内に優先順位に従って格納される。別言すれば、
第１記憶手段内の複数のＩ／Ｏアドレスは、既に優先順
位に基づいて順序づけがなされていることになる。した
がって、ＣＰＵは、第１記憶手段内に格納されているＩ
／Ｏアドレスを順に読み出し、これに対する割り込み処
理を順次行ってゆけばよい。従来装置のように、ＣＰＵ
自身が順番を決定する処理を行う必要はないので、ＣＰ
Ｕの負担は大幅に軽減される。

【０００９】

【実施例】以下、本発明を図示する実施例に基づいて説
明する。

【００１０】１．本発明の実施例 図１は本発明の一実施例に係る割り込み処理装置の基本
構成を示すブロック図である。この割り込み処理装置
は、３つの周辺入出力回路、すなわち、Ｉ／Ｏ１，Ｉ／
Ｏ２，Ｉ／Ｏ３からの割り込み要求ＩＮＴ１，ＩＮＴ
２，ＩＮＴ３を処理するための装置であり、割込制御装
置１１と、デュアルポートＲＡＭ１２と、割り込みレジ
スタ１３と、によって構成されている。この装置によ
り、ＣＰＵ１４は効率良い割り込み処理を行うことがで
きる。

【００１１】割込制御装置１１は、ソート回路１１ａ
と、アドレスポインタ１１ｂとを有する。ソート回路１
１ａは、３つの割り込み要求ＩＮＴ１，ＩＮＴ２，ＩＮ
Ｔ３についての優先順位を決定し、各周辺入出力回路の
Ｉ／Ｏアドレスを、この優先順位に基づいてソートする
機能を有する。ここでは、３つの割り込み要求が同時に
与えられたとき、ＩＮＴ１，ＩＮＴ３，ＩＮＴ２の順に
優先順位が付与される単純な例について説明する。実際
には、より多数の周辺入出力回路からの割り込み要求に
対して、より複雑なアルゴリズムに基づく優先順位の決
定を行うことが可能である。ソート回路１１ａは、ソー
トしたＩ／Ｏアドレスを、デュアルポートＲＡＭ１２に
書き込む処理を行う。このとき、アドレスポインタ１１
ｂによって書き込みのためのアドレスが指定される。

【００１２】いま、３つの周辺入出力回路Ｉ／Ｏ１，Ｉ
／Ｏ２，Ｉ／Ｏ３から、割込制御装置１１に対して、そ
れぞれ割り込み要求ＩＮＴ１，ＩＮＴ２，ＩＮＴ３が同
時に与えられた場合を考える。前述のように、ソート回
路１１ａは、この３つの割り込み要求に所定のアルゴリ
ズムに基づいて優先順位を与える。ここでは、ＩＮＴ
１，ＩＮＴ３，ＩＮＴ２の順に優先順位が与えられたも
のとする。続いて、ソート回路１１ａは、この優先順位
に従って、各周辺入出力回路のＩ／Ｏアドレスをソート
する。いま、３つの周辺入出力回路Ｉ／Ｏ１，Ｉ／Ｏ
２，Ｉ／Ｏ３のＩ／Ｏアドレスを、それぞれＡｄｄ１，
Ａｄｄ２，Ａｄｄ３とすると、ソート結果は、Ａｄｄ
１，Ａｄｄ３，Ａｄｄ２の順となる。ソート回路１１ａ
は、このＩ／Ｏアドレスをデータとして、デュアルポー
トＲＡＭ１２に順に与える。このとき、アドレスポイン
タ１１ｂは、デュアルポートＲＡＭ１２の最下位番地側
（図の下側）から順に、Ｉ／Ｏアドレスを格納できるよ
うにＲＡＭのアドレス指定を行う。結局、デュアルポー
トＲＡＭ１２の内部では、最下位番地側のデータ程、優
先順位が高いことになる（もちろん、これとは逆に、最
高位番地側のデータ程、優先順位を高くするような取決
めをしてもかまわない）。こうして、３つのＩ／Ｏアド
レスＡｄｄ１，Ａｄｄ３，Ａｄｄ２は、図の下から順に
デュアルポートＲＡＭ１２に順次格納される。

【００１３】デュアルポートＲＡＭ１２は、両方向から
のアクセスが可能である。一方のアクセスルートは、上
述したソート回路１１ａからのＩ／Ｏアドレスデータの
書き込みである。もう一方のアクセスルートは、割り込
みレジスタ１３へのデータ読み出しである。この割り込
みレジスタ１３へのデータ読み出し時のアドレス指定
は、やはりアドレスポインタ１１ｂによって行われる。
このとき、アドレスポインタ１１ｂは、デュアルポート
ＲＡＭ１２内で最も優先順位の高いＩ／Ｏアドレスデー
タの格納先を指定する。したがって、図に示す状態で
は、Ｉ／ＯアドレスＡｄｄ１が最初に割り込みレジスタ
１３に読み出される。こうして、アドレスポインタ１１
ｂは、ソート回路１１ａからデータを書き込む場合に
は、現時点で優先順位の最も低いＩ／Ｏアドレスが格納
されている番地より１つ上の番地をアドレス指定し、割
り込みレジスタ１３にデータを読み出す場合には、現時
点で優先順位の最も高いＩ／Ｏアドレスが格納されてい
る番地をアドレス指定することになる。なお、優先順位
の最も高いＩ／Ｏアドレス（図の例ではＡｄｄ１）が割
り込みレジスタ１３に読み出されたら、デュアルポート
ＲＡＭ１２内の各データを最下位番地側へ順次シフト
（たとえば、Ａｄｄ３をＡｄｄ１の格納位置へ移し、Ａ
ｄｄ２をＡｄｄ３の格納位置へ移す）してもよいが、次
に割り込みレジスタ１３への読み出しを行うときに、ア
ドレスポインタ１１ｂの指定するアドレスの方を順次シ
フト（たとえば、Ａｄｄ１を読み出した後に、再び読み
出しを行うときには、その時点で優先順位の最も高いデ
ータとしてのＡｄｄ３の格納位置をアドレス指定するよ
うにする）してもよい。

【００１４】各周辺入出力回路からの割り込み要求があ
ると、上述のように、割込制御装置１１は、割り込み要
求のあった周辺入出力回路についてのＩ／Ｏアドレスを
優先順位を考慮してデュアルポートＲＡＭ１２に格納す
る。そして、この格納作業が完了した時点で、割り込み
レジスタ１３に対して「set timing」信号（デュアルポ
ートＲＡＭ１２からのデータ読み込みタイミングを示す
信号）を与え、ＣＰＵ１４に対して「int input 」信号
（割り込み要求の発生を示す信号）を与える。割り込み
レジスタ１３は、この「set timing」信号に同期して、
デュアルポートＲＡＭ１２からデータの読み込みを行
う。一方、ＣＰＵ１４は、「int input 」信号を受ける
と、割り込みレジスタ１３に保持されていたデータを取
り込み、このデータの示すＩ／Ｏアドレスに対するアク
セスを行うことにより、割り込み処理を実行する。上述
の例では、まず、Ａｄｄ１が割り込みレジスタ１３に取
り込まれ、ＣＰＵ１４はＡｄｄ１をアクセスして周辺入
出力回路Ｉ／Ｏ１の割り込み要求に対する処理を実行す
る。この割り込み処理が完了すると、同様に、Ａｄｄ
３，Ａｄｄ２に対するアクセスを順に行い、周辺入出力
回路Ｉ／Ｏ３，Ｉ／Ｏ２の割り込み要求に対する処理を
実行する。

【００１５】こうして、３つの周辺入出力回路Ｉ／Ｏ
１，Ｉ／Ｏ２，Ｉ／Ｏ３から同時に割り込み要求が発生
した場合、ソート回路１１ａによるソート順に、逐次処
理が行われることになる。このとき、ＣＰＵ１４の行う
処理は、割り込みレジスタ１３に保持されているアドレ
スを読み込み、このアドレスに対するアクセスを行うだ
けの処理である。すなわち、ＣＰＵ１４は、複数の割り
込み要求についての優先順位を決定する処理を行う必要
はない。このため、従来装置に比較して、ＣＰＵ１４の
負担は大幅に軽減される。また、レジスタのビット数な
どに制限されることなく、多数の周辺入出力回路からの
割り込み要求を同時に監視することが可能になる。

【００１６】なお、上述の説明では、３つの割り込み要
求ＩＮＴ１，ＩＮＴ２，ＩＮＴ３が同時に発生した場合
を例にとって述べたが、必ずしも完全に同時発生した割
り込み要求についてのみ上述の処理を行うようにする必
要はない。実際には、割込制御装置１１は所定の設定時
間だけ割り込み要求の受付けを行い、この設定時間内に
受付けた割り込み要求についてソート処理を行い、デュ
アルポートＲＡＭ１２へのＩ／Ｏアドレス格納処理を行
うようにするのが好ましい。

【００１７】２．効率的な割り込み処理を行うための別な実施例 続いて、本発明とは直接関連しないが、効率的な割り込
み処理を行うための別な割り込み処理装置を提案してお
く。図２は、この装置の基本構成を示すブロック図であ
る。この割り込み処理装置は、２つの周辺入出力回路、
すなわち、Ｉ／Ｏ１，Ｉ／Ｏ２からの割り込み要求を効
率良く処理する機能を有し、Ｉ／Ｏ１からのデータを保
持するバッファ２１と、Ｉ／Ｏ２からのデータを保持す
るバッファ２２と、後述するグループ情報を保持するグ
ループレジスタ２３と、アドレス信号をデコードするデ
コーダ２４と、バッファ２２に対するアクセス信号を選
択するセレクタ２５と、によって構成されている。

【００１８】いま、Ｉ／Ｏ１およびＩ／Ｏ２が同時に割
り込み要求を発生し、それぞれ、バッファ２１およびバ
ッファ２２にデータが出力された場合を考える。この場
合、連続転送用の特殊な信号線をもたない一般的なシス
テムでは、まず、Ｉ／Ｏ１に対する割り込み要求に応答
してバッファ２１内のデータを読み込み、続いて、Ｉ／
Ｏ２に対する割り込み要求に応答してバッファ２２内の
データを読み込む、というような２回の割り込み処理を
行う必要がある。ＣＰＵは、１回の割り込み処理を行う
度に、ＳＴＲを読み込み、これを解読し、割り込み処理
サブルーチンを実行するという一連の処理を行う必要が
あるため、上述のような２回の割り込み処理を実行する
場合は、上述の一連の処理を繰り返し行わねばならな
い。

【００１９】ここに示す実施例は、周辺入出力回路に対
するデータの連続転送を効率良く行うためのものであ
る。すなわち、ここに示す装置では、各周辺入出力回路
は予めグループ化される。たとえば、ある出力信号を制
御するために、複数のデータ入力が必要な処理があった
場合、このような複数のデータ入力に対応する周辺入出
力回路を予めグループ化しておくとよい。ここでは、Ｉ
／Ｏ１およびＩ／Ｏ２をグループ化する場合について説
明する。グループ化の定義は、グループレジスタ２３に
このグループ化を示す情報を書き込むことによって行
う。たとえば、システムの初期設定時に、ＣＰＵによっ
てグループレジスタ２３に所定のグループ化情報を設定
するようにしておけばよい。グループレジスタ２３の内
容を書き替えることにより、グループ化の定義を行った
り、グループ化を解除したりすることが自由にできる。

【００２０】はじめに、グループ化の定義を行っていな
い状態での動作を説明する。いま、Ｉ／Ｏ１のＩ／Ｏア
ドレスをａｄｄ１，Ｉ／Ｏ２のＩ／Ｏアドレスをａｄｄ
２とする。ＣＰＵは、Ｉ／Ｏ１またはＩ／Ｏ２に対する
割り込み処理を行う場合、アドレス線２００にアドレス
ａｄｄ１またはａｄｄ２を出力する。デコーダ２４は、
アドレスａｄｄ１が入力されたときには、バッファ２１
とセレクタ２５とにアクセス信号を出力し、アドレスａ
ｄｄ２が入力されたときには、セレクタ２５だけにアク
セス信号を出力する機能を有する。また、セレクタ２５
は、グループレジスタ２３にグループ化の定義がなされ
ている場合には、アドレスａｄｄ１に起因するアクセス
信号（図の上のライン）を選択し、グループ化の定義が
なされていない場合には、アドレスａｄｄ２に起因する
アクセス信号（図の下のライン）を選択する機能を有す
る。したがって、グループ化の定義を行っていない場
合、バッファ２２は、アドレス線２００にアドレスａｄ
ｄ２が出力されたときにアクセスされる。別言すれば、
図示していないＣＰＵが、Ｉ／Ｏ１に対する割り込み処
理を行う場合は、アドレス線２００にａｄｄ１を出力す
ればよい。アドレスａｄｄ１に起因するアクセス信号が
セレクタ２５を介してバッファ２１に与えられ、バッフ
ァ２１内のデータがデータ線１００を通してＣＰＵに取
り込まれる。また、Ｉ／Ｏ２に対する割り込み処理を行
う場合は、アドレス線２００にａｄｄ２を出力すればよ
い。アドレスａｄｄ２に起因するアクセス信号がバッフ
ァ２２に与えられ、バッファ２２内のデータがデータ線
１００を通してＣＰＵに取り込まれる。この動作は、従
来装置による動作と同じであり、バッファ２１内のデー
タおよびバッファ２２内のデータを読み出すのに、２回
の割り込み処理が必要になる。

【００２１】続いて、グループ化の定義を行った状態で
の動作を説明する。この場合、グループレジスタ２３内
にグループ化を示す情報が書き込まれており、セレクタ
２５は図の上のラインを選択する。したがって、ＣＰＵ
がアドレス線２００にアドレスａｄｄ１を出力すると、
ａｄｄ１に起因するアクセス信号によって、バッファ２
１とバッファ２２とが同時にアクセスされる。この結
果、データ線１００には、バッファ２１内のデータとバ
ッファ２２内のデータとが同時に出力される（データ線
１００上で、２つのデータが衝突しないようにするため
には、たとえば、１６ビットのデータ線１００のうち、
一方を下位８ビットに他方を上位８ビットに、それぞれ
同時に出力させるか、あるいは、一方の出力タイミング
を１サイクルずらすなどの処置を講じればよい）。こう
して、グループ化の定義を行っておけば、１回の割り込
み処理を行うだけで、２つの周辺入出力回路からのデー
タを同時に取り込むことが可能になる。

【００２２】なお、この実施例では、グループレジスタ
２３にグループ化が定義されると、ステータスレジスタ
（ＳＴＲ）２６内の所定ビット（図にハッチングで示
す）のフラグが立つような構成になっている。すなわ
ち、このフラグによりグループ化の有無が示される。Ｓ
ＴＲ２６内には、この他、Ｉ／Ｏ１についての割り込み
要求を示すフラグ、Ｉ／Ｏ２についての割り込み要求を
示すフラグが定義されている。割り込み要求を受けたＣ
ＰＵは、このＳＴＲ２６の各フラグをチェックし、Ｉ／
Ｏ１またはＩ／Ｏ２のいずれかの割り込み要求を示すフ
ラグが立っている場合は、更にグループ化の有無を示す
フラグをチェックし、その結果、グループ化が定義され
ていたときには、１回の読み込み動作で、Ｉ／Ｏ１から
のデータとＩ／Ｏ２からのデータとを同時に読み込む動
作を実行する。

【００２３】３．効率的な割り込み処理を行うための更に別な実施例 続いて、本発明とは直接関連しないが、効率的な割り込
み処理を行うための更に別な割り込み処理装置を提案し
ておく。図３は、この装置の基本構成を示すブロック図
である。この割り込み処理装置は、周辺入出力回路３０
からの割り込み要求を効率良く処理する機能を有し、誤
差レジスタ３１と、Ｐレジスタ３２と、論理演算ユニッ
ト３３と、ステータスレジスタ（ＳＴＲ）３４と、によ
って構成されている。

【００２４】この割り込み処理装置は、自動車の走行状
態を示すセンサを周辺入出力回路として接続したコンピ
ュータなどに適している。ここでは、図に示す周辺入出
力回路３０が、何らかの物理量を測定するセンサである
場合を例にとって以下の説明を続けることにする。い
ま、この物理量センサから、一定時間ごとに割り込み要
求が発生され、ＣＰＵ３５はこの割り込み要求に応じ
て、センサからの測定値をデータとして取り込む処理を
行うものとする。従来の割り込み処理装置では、このよ
うな場合、ＣＰＵ３５は割り込み要求が発生するごと
に、割り込み処理を実行していた。しかしながら、セン
サ３０による測定値が、前回の割り込み処理時と同じ場
合、あるいは大差がない場合は、再度割り込み処理を行
う必要性に乏しい。この装置は、この点に着目し、セン
サ３０による測定値にあまり変化がない場合には、割り
込み処理を省略できるようにしたものである。

【００２５】いま、センサ３０からの割り込み要求があ
り、ＣＰＵ３５がこれに応じた割り込み処理を完了した
ものとする。これにより、割り込み要求はクリアされる
が、この割り込み要求がクリアされる時点において、セ
ンサ３０の測定値がＰレジスタ３２に保持される。一
方、誤差レジスタ３１には、予め所定の許容誤差が設定
されている。ここで、センサ３０から次の割り込み要求
が出された場合の動作を説明する。この場合、論理演算
ユニット３３は、次のような演算を行う。すなわち、Ｐ
レジスタ３２に保持されている測定値（前回値と呼ぶ）
と、現在センサ３０から与えられている測定値（今回値
と呼ぶ）と、を比較し、両者の差が、誤差レジスタ３１
内に設定された誤差範囲内であるか否かを判定する。誤
差範囲内にある場合には、ステータスレジスタ３４内の
所定ビット位置（図のハッチング位置）に設けられた誤
差フラグを立てた状態（たとえば「１」）にする。誤差
範囲から逸脱していた場合には、この誤差フラグを倒し
た状態（たとえば「０」）にする。なお、このシステム
をリセットした後、最初の割り込み要求があった時点で
は、前回値が存在しないため、誤差フラグは強制的に
「０」になる。要するに、センサ３０からの割り込み要
求が一定時間ごとに発生した場合、Ｐレジスタ３２に保
持されている前回値と、現時点での今回値との差が、所
定の誤差範囲内であれば誤差フラグは「１」となり、誤
差範囲を越えていると誤差フラグは「０」となる。

【００２６】次に、割り込み要求が発生したときのＣＰ
Ｕ３５の動作を、図４の流れ図に基づいて説明する。ま
ず、ＣＰＵ３５は、ステップＳ１において、ステータス
レジスタ３４の内容を読み込む。続いて、ステップＳ２
において、誤差範囲内か否かの判断を行う。すなわち、
前述の誤差フラグが「１」か「０」かを判定する。誤差
フラグが「１」である場合は、現在の測定値は前回値の
誤差範囲内であることを示しているので、ステップＳ３
に進み、スタックエリア３６からのデータ（これについ
ては後述）を読み込む処理を行い、割り込み処理は行わ
ない。したがって、誤差フラグが「１」である限り、セ
ンサ３０からの割り込み要求は無視されることになり、
ＣＰＵ３５は割り込み処理を行わない。一方、ステップ
Ｓ２において、誤差範囲内でないと判断されたとき、別
言すれば、誤差フラグが「０」であったときは、ステッ
プＳ４において通常の割り込み処理を行う。すなわち、
センサ３０のＩ／Ｏアドレスをアクセスして、現時点で
の測定値をデータとして取り込む（なお、この割り込み
処理が完了すると、割り込み要求はクリアされ、その時
点におけるセンサ３０の測定値がＰレジスタ３２に保持
される）。そして、続くステップＳ５において、この割
り込み処理の処理結果（すなわち、取り込んだ測定値デ
ータ）をスタックエリア３６にストアする。このスタッ
クエリア３６は、特別なレジスタを用意してもよいが、
既存のＲＡＭの特定の番地を割り当てるようにしてもか
まわない。こうして、ＣＰＵ３５は、現時点での測定値
が誤差範囲を越えたときにのみ割り込み処理を行い、こ
のときの測定値をスタックエリア３６にストアする。誤
差範囲を越えないときには、割り込み処理は無視し、セ
ンサ３０からの現時点での測定値の代わりに、スタック
エリア３６にストアされているデータを測定値として読
み込んで用いる。このため、時間のかかる割り込み処理
を必要最小限に抑えることができる。

【００２７】

【発明の効果】以上のとおり本発明によれば、割り込み
処理装置において、割り込み要求のあった周辺入出力回
路のＩ／Ｏアドレス自身を、優先順位を考慮して第１記
憶手段内に格納するようにし、この第１記憶手段内のＩ
／Ｏアドレスを順に読み出して割り込み処理を行うよう
にしたため、多数の周辺入出力回路からの割り込み要求
を効率的に処理することができ、しかもＣＰＵの負担を
軽減させることができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る割り込み処理装置の基
本構成を示すブロック図である。

【図２】効率的な割り込み処理を行うための別な実施例
に係る割り込み処理装置の基本構成を示すブロック図で
ある。

【図３】効率的な割り込み処理を行うための更に別な実
施例に係る割り込み処理装置の基本構成を示すブロック
図である。

【図４】図３に示す装置におけるＣＰＵの動作を説明す
る流れ図である。

【符号の説明】

１，２，３…周辺入出力回路（Ｉ／Ｏ） １１…割込制御装置 １１ａ…ソート回路 １１ｂ…アドレスポインタ １２…デュアルポートＲＡＭ １３…割り込みレジスタ １４…ＣＰＵ ２１，２２…バッファ ２３…グループレジスタ ２４…デコーダ ２５…セレクタ ２６…ステータスレジスタ（ＳＴＲ） ３０…周辺入出力回路（センサ） ３１…誤差レジスタ ３２…Ｐレジスタ ３３…論理演算ユニット ３４…ステータスレジスタ ３５…ＣＰＵ ３６…スタックエリア １００…データ線 ２００…アドレス線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の周辺入出力回路についてＣＰＵへ
   の割り込み要求を処理する装置であって、 各周辺入出力回路について割り当てられたＩ／Ｏアドレ
   スを格納するための第１記憶手段と、 複数の周辺入出力回路からの割り込み要求を受け、この
   割り込み要求に対して所定の規則に基づき優先順位を決
   定し、割り込み要求のあった周辺入出力回路のＩ／Ｏア
   ドレスを優先順位に基づいてソートし、このＩ／Ｏアド
   レスを前記第１記憶手段に優先順位に従って格納する手
   段と、 割り込み要求があったときに、前記第１記憶手段内に格
   納されているＩ／Ｏアドレスのうち、最も優先順位の高
   いアドレスを読み出して保持する第２記憶手段と、 を備え、割り込み要求があったときに、ＣＰＵが前記第
   ２記憶手段内に格納されているＩ／Ｏアドレスに基づい
   て周辺入出力回路に対する割り込み処理を行うことがで
   きるように構成したことを特徴とする割り込み処理装
   置。