JPH0573472A - 割り込み処理装置 - Google Patents
割り込み処理装置Info
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- JPH0573472A JPH0573472A JP3263296A JP26329691A JPH0573472A JP H0573472 A JPH0573472 A JP H0573472A JP 3263296 A JP3263296 A JP 3263296A JP 26329691 A JP26329691 A JP 26329691A JP H0573472 A JPH0573472 A JP H0573472A
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Abstract
効率的に処理し、CPUの負担を軽減させる。 【構成】 複数の周辺入出力回路1〜3についてCPU
14への割り込み要求を処理する。各周辺入出力回路1
〜3からの割り込み要求INT1〜3は、割込制御装置
11に与えられる。割込制御装置11は、これらの割り
込み要求に対して所定の規則に基づき優先順位を決定
し、割り込み要求のあった周辺入出力回路のI/Oアド
レスAdd1〜3を優先順位に基づいてソートし、これ
をデュアルポートRAM12に優先順位に従って格納す
る。格納されたI/OアドレスAdd1〜3は、優先順
位に従って割り込みレジスタ13に読み出される。CP
U14は、優先順位についての考慮を行うことなしに、
常に割り込みレジスタ13内のI/Oアドレスに対する
アクセスを行うことにより、割り込み処理を行うことが
できる。
Description
に、複数の周辺入出力回路についてCPUへの割り込み
要求を処理する割り込み処理装置に関する。
た周辺入出力回路からの割り込み要求を適宜処理するこ
とは非常に重要である。特に、自動車のエンジンを制御
するコンピュータには、周辺入出力回路として、自動車
の走行状態を検出する種々のセンサが接続される。自動
車の走行状態は、刻々と変化するため、これらのセンサ
からの信号に基づく割り込み要求が頻繁に行われること
になる。このような割り込み要求を効率良く処理するた
め、たとえば、実開昭60−640号公報には、DMA
処理とプログラム計測モードとを並行処理するシステム
が開示されている。一般に、CPUに対する割り込み処
理は、ステータスレジスタ(以下STRと呼ぶ)を利用
する。すなわち、CPUは、割り込み要求を受け付ける
とSTRの内容を読み出し、このSTRの各ビットに割
り当てられた周辺入出力回路に対してリード/ライトを
行う。別言すれば、STRのうちフラグの立っているビ
ットに対応する周辺入出力回路に対して割り込み処理が
行われることになる。
周辺入出力回路が接続されている場合、ほぼ同時に複数
の周辺入出力回路から割り込み要求が出されることがあ
る。この場合、STRの複数のビットフラグが立つこと
になるが、CPUは同時に複数の割り込み要求について
処理を行うことはできない。そこで、処理する順番を決
定し、この順番に従って各割り込み要求ごとに順次処理
を行ってゆくことになる。処理する順番を決定するアル
ゴリズムは、CPUを制御するソフトウエアに用意され
る。したがって、複数の割り込み要求があった場合、C
PUは、処理順を決定するための演算を行った後でなけ
れば、本来の割り込み要求処理を行うことはできない。
STRのビットフラグが多数立つほど、処理順を決定す
るためのアルゴリズムは複雑になり、CPUの負担は重
くなる。
一度に監視できる周辺入出力回路の数が、STRのビッ
ト数に限定されてしまうという欠点もある。STRのビ
ット数は、データバスの制限を受けるため、たとえば8
ビット、あるいは16ビットなどと限定されてしまう。
したがって、一度に監視できる周辺入出力回路の数も8
個、あるいは16個などと限定されてしまうことにな
る。
らの割り込み要求を効率的に処理することができ、CP
Uの負担を軽減させることのできる割り込み処理装置を
提供することを目的とする。
出力回路についてCPUへの割り込み要求を処理する装
置において、各周辺入出力回路について割り当てられた
I/Oアドレスを格納するための第1記憶手段と、複数
の周辺入出力回路からの割り込み要求を受け、この割り
込み要求に対して所定の規則に基づき優先順位を決定
し、割り込み要求のあった周辺入出力回路のI/Oアド
レスを優先順位に基づいてソートし、このI/Oアドレ
スを第1記憶手段に優先順位に従って格納する手段と、
割り込み要求があったときに、第1記憶手段内に格納さ
れているI/Oアドレスのうち、最も優先順位の高いア
ドレスを読み出して保持する第2記憶手段と、を設け、
割り込み要求があったときに、CPUが第2記憶手段内
に格納されているI/Oアドレスに基づいて周辺入出力
回路に対する割り込み処理を行うことができるように構
成したものである。
要求先を決定するためにSTRは用いない。その代わり
に、割り込み要求のあった周辺入出力回路のI/Oアド
レス自身を、第1記憶手段内に格納するようにしてい
る。このI/Oアドレスは、第2記憶手段を介してCP
Uに与えられ、CPUはこのI/Oアドレスをアクセス
することにより、割り込み要求に対する処理を直ちに行
うことができる。したがって、従来装置のように、一度
に監視できる周辺入出力回路の数が、STRのビット数
に限定されることはなく、I/Oアドレスの異なる多数
の周辺入出力回路からの割り込み要求に対処することが
できる。
の割り込み要求が発生した場合、各割り込み要求につい
て優先順位が与えられ、これら周辺入出力回路のI/O
アドレスが優先順位に基づいてソートされた後、第1記
憶手段内に優先順位に従って格納される。別言すれば、
第1記憶手段内の複数のI/Oアドレスは、既に優先順
位に基づいて順序づけがなされていることになる。した
がって、CPUは、第1記憶手段内に格納されているI
/Oアドレスを順に読み出し、これに対する割り込み処
理を順次行ってゆけばよい。従来装置のように、CPU
自身が順番を決定する処理を行う必要はないので、CP
Uの負担は大幅に軽減される。
明する。
構成を示すブロック図である。この割り込み処理装置
は、3つの周辺入出力回路、すなわち、I/O1,I/
O2,I/O3からの割り込み要求INT1,INT
2,INT3を処理するための装置であり、割込制御装
置11と、デュアルポートRAM12と、割り込みレジ
スタ13と、によって構成されている。この装置によ
り、CPU14は効率良い割り込み処理を行うことがで
きる。
と、アドレスポインタ11bとを有する。ソート回路1
1aは、3つの割り込み要求INT1,INT2,IN
T3についての優先順位を決定し、各周辺入出力回路の
I/Oアドレスを、この優先順位に基づいてソートする
機能を有する。ここでは、3つの割り込み要求が同時に
与えられたとき、INT1,INT3,INT2の順に
優先順位が付与される単純な例について説明する。実際
には、より多数の周辺入出力回路からの割り込み要求に
対して、より複雑なアルゴリズムに基づく優先順位の決
定を行うことが可能である。ソート回路11aは、ソー
トしたI/Oアドレスを、デュアルポートRAM12に
書き込む処理を行う。このとき、アドレスポインタ11
bによって書き込みのためのアドレスが指定される。
/O2,I/O3から、割込制御装置11に対して、そ
れぞれ割り込み要求INT1,INT2,INT3が同
時に与えられた場合を考える。前述のように、ソート回
路11aは、この3つの割り込み要求に所定のアルゴリ
ズムに基づいて優先順位を与える。ここでは、INT
1,INT3,INT2の順に優先順位が与えられたも
のとする。続いて、ソート回路11aは、この優先順位
に従って、各周辺入出力回路のI/Oアドレスをソート
する。いま、3つの周辺入出力回路I/O1,I/O
2,I/O3のI/Oアドレスを、それぞれAdd1,
Add2,Add3とすると、ソート結果は、Add
1,Add3,Add2の順となる。ソート回路11a
は、このI/Oアドレスをデータとして、デュアルポー
トRAM12に順に与える。このとき、アドレスポイン
タ11bは、デュアルポートRAM12の最下位番地側
(図の下側)から順に、I/Oアドレスを格納できるよ
うにRAMのアドレス指定を行う。結局、デュアルポー
トRAM12の内部では、最下位番地側のデータ程、優
先順位が高いことになる(もちろん、これとは逆に、最
高位番地側のデータ程、優先順位を高くするような取決
めをしてもかまわない)。こうして、3つのI/Oアド
レスAdd1,Add3,Add2は、図の下から順に
デュアルポートRAM12に順次格納される。
のアクセスが可能である。一方のアクセスルートは、上
述したソート回路11aからのI/Oアドレスデータの
書き込みである。もう一方のアクセスルートは、割り込
みレジスタ13へのデータ読み出しである。この割り込
みレジスタ13へのデータ読み出し時のアドレス指定
は、やはりアドレスポインタ11bによって行われる。
このとき、アドレスポインタ11bは、デュアルポート
RAM12内で最も優先順位の高いI/Oアドレスデー
タの格納先を指定する。したがって、図に示す状態で
は、I/OアドレスAdd1が最初に割り込みレジスタ
13に読み出される。こうして、アドレスポインタ11
bは、ソート回路11aからデータを書き込む場合に
は、現時点で優先順位の最も低いI/Oアドレスが格納
されている番地より1つ上の番地をアドレス指定し、割
り込みレジスタ13にデータを読み出す場合には、現時
点で優先順位の最も高いI/Oアドレスが格納されてい
る番地をアドレス指定することになる。なお、優先順位
の最も高いI/Oアドレス(図の例ではAdd1)が割
り込みレジスタ13に読み出されたら、デュアルポート
RAM12内の各データを最下位番地側へ順次シフト
(たとえば、Add3をAdd1の格納位置へ移し、A
dd2をAdd3の格納位置へ移す)してもよいが、次
に割り込みレジスタ13への読み出しを行うときに、ア
ドレスポインタ11bの指定するアドレスの方を順次シ
フト(たとえば、Add1を読み出した後に、再び読み
出しを行うときには、その時点で優先順位の最も高いデ
ータとしてのAdd3の格納位置をアドレス指定するよ
うにする)してもよい。
ると、上述のように、割込制御装置11は、割り込み要
求のあった周辺入出力回路についてのI/Oアドレスを
優先順位を考慮してデュアルポートRAM12に格納す
る。そして、この格納作業が完了した時点で、割り込み
レジスタ13に対して「set timing」信号(デュアルポ
ートRAM12からのデータ読み込みタイミングを示す
信号)を与え、CPU14に対して「int input 」信号
(割り込み要求の発生を示す信号)を与える。割り込み
レジスタ13は、この「set timing」信号に同期して、
デュアルポートRAM12からデータの読み込みを行
う。一方、CPU14は、「int input 」信号を受ける
と、割り込みレジスタ13に保持されていたデータを取
り込み、このデータの示すI/Oアドレスに対するアク
セスを行うことにより、割り込み処理を実行する。上述
の例では、まず、Add1が割り込みレジスタ13に取
り込まれ、CPU14はAdd1をアクセスして周辺入
出力回路I/O1の割り込み要求に対する処理を実行す
る。この割り込み処理が完了すると、同様に、Add
3,Add2に対するアクセスを順に行い、周辺入出力
回路I/O3,I/O2の割り込み要求に対する処理を
実行する。
1,I/O2,I/O3から同時に割り込み要求が発生
した場合、ソート回路11aによるソート順に、逐次処
理が行われることになる。このとき、CPU14の行う
処理は、割り込みレジスタ13に保持されているアドレ
スを読み込み、このアドレスに対するアクセスを行うだ
けの処理である。すなわち、CPU14は、複数の割り
込み要求についての優先順位を決定する処理を行う必要
はない。このため、従来装置に比較して、CPU14の
負担は大幅に軽減される。また、レジスタのビット数な
どに制限されることなく、多数の周辺入出力回路からの
割り込み要求を同時に監視することが可能になる。
求INT1,INT2,INT3が同時に発生した場合
を例にとって述べたが、必ずしも完全に同時発生した割
り込み要求についてのみ上述の処理を行うようにする必
要はない。実際には、割込制御装置11は所定の設定時
間だけ割り込み要求の受付けを行い、この設定時間内に
受付けた割り込み要求についてソート処理を行い、デュ
アルポートRAM12へのI/Oアドレス格納処理を行
うようにするのが好ましい。
み処理を行うための別な割り込み処理装置を提案してお
く。図2は、この装置の基本構成を示すブロック図であ
る。この割り込み処理装置は、2つの周辺入出力回路、
すなわち、I/O1,I/O2からの割り込み要求を効
率良く処理する機能を有し、I/O1からのデータを保
持するバッファ21と、I/O2からのデータを保持す
るバッファ22と、後述するグループ情報を保持するグ
ループレジスタ23と、アドレス信号をデコードするデ
コーダ24と、バッファ22に対するアクセス信号を選
択するセレクタ25と、によって構成されている。
り込み要求を発生し、それぞれ、バッファ21およびバ
ッファ22にデータが出力された場合を考える。この場
合、連続転送用の特殊な信号線をもたない一般的なシス
テムでは、まず、I/O1に対する割り込み要求に応答
してバッファ21内のデータを読み込み、続いて、I/
O2に対する割り込み要求に応答してバッファ22内の
データを読み込む、というような2回の割り込み処理を
行う必要がある。CPUは、1回の割り込み処理を行う
度に、STRを読み込み、これを解読し、割り込み処理
サブルーチンを実行するという一連の処理を行う必要が
あるため、上述のような2回の割り込み処理を実行する
場合は、上述の一連の処理を繰り返し行わねばならな
い。
するデータの連続転送を効率良く行うためのものであ
る。すなわち、ここに示す装置では、各周辺入出力回路
は予めグループ化される。たとえば、ある出力信号を制
御するために、複数のデータ入力が必要な処理があった
場合、このような複数のデータ入力に対応する周辺入出
力回路を予めグループ化しておくとよい。ここでは、I
/O1およびI/O2をグループ化する場合について説
明する。グループ化の定義は、グループレジスタ23に
このグループ化を示す情報を書き込むことによって行
う。たとえば、システムの初期設定時に、CPUによっ
てグループレジスタ23に所定のグループ化情報を設定
するようにしておけばよい。グループレジスタ23の内
容を書き替えることにより、グループ化の定義を行った
り、グループ化を解除したりすることが自由にできる。
い状態での動作を説明する。いま、I/O1のI/Oア
ドレスをadd1,I/O2のI/Oアドレスをadd
2とする。CPUは、I/O1またはI/O2に対する
割り込み処理を行う場合、アドレス線200にアドレス
add1またはadd2を出力する。デコーダ24は、
アドレスadd1が入力されたときには、バッファ21
とセレクタ25とにアクセス信号を出力し、アドレスa
dd2が入力されたときには、セレクタ25だけにアク
セス信号を出力する機能を有する。また、セレクタ25
は、グループレジスタ23にグループ化の定義がなされ
ている場合には、アドレスadd1に起因するアクセス
信号(図の上のライン)を選択し、グループ化の定義が
なされていない場合には、アドレスadd2に起因する
アクセス信号(図の下のライン)を選択する機能を有す
る。したがって、グループ化の定義を行っていない場
合、バッファ22は、アドレス線200にアドレスad
d2が出力されたときにアクセスされる。別言すれば、
図示していないCPUが、I/O1に対する割り込み処
理を行う場合は、アドレス線200にadd1を出力す
ればよい。アドレスadd1に起因するアクセス信号が
セレクタ25を介してバッファ21に与えられ、バッフ
ァ21内のデータがデータ線100を通してCPUに取
り込まれる。また、I/O2に対する割り込み処理を行
う場合は、アドレス線200にadd2を出力すればよ
い。アドレスadd2に起因するアクセス信号がバッフ
ァ22に与えられ、バッファ22内のデータがデータ線
100を通してCPUに取り込まれる。この動作は、従
来装置による動作と同じであり、バッファ21内のデー
タおよびバッファ22内のデータを読み出すのに、2回
の割り込み処理が必要になる。
の動作を説明する。この場合、グループレジスタ23内
にグループ化を示す情報が書き込まれており、セレクタ
25は図の上のラインを選択する。したがって、CPU
がアドレス線200にアドレスadd1を出力すると、
add1に起因するアクセス信号によって、バッファ2
1とバッファ22とが同時にアクセスされる。この結
果、データ線100には、バッファ21内のデータとバ
ッファ22内のデータとが同時に出力される(データ線
100上で、2つのデータが衝突しないようにするため
には、たとえば、16ビットのデータ線100のうち、
一方を下位8ビットに他方を上位8ビットに、それぞれ
同時に出力させるか、あるいは、一方の出力タイミング
を1サイクルずらすなどの処置を講じればよい)。こう
して、グループ化の定義を行っておけば、1回の割り込
み処理を行うだけで、2つの周辺入出力回路からのデー
タを同時に取り込むことが可能になる。
23にグループ化が定義されると、ステータスレジスタ
(STR)26内の所定ビット(図にハッチングで示
す)のフラグが立つような構成になっている。すなわ
ち、このフラグによりグループ化の有無が示される。S
TR26内には、この他、I/O1についての割り込み
要求を示すフラグ、I/O2についての割り込み要求を
示すフラグが定義されている。割り込み要求を受けたC
PUは、このSTR26の各フラグをチェックし、I/
O1またはI/O2のいずれかの割り込み要求を示すフ
ラグが立っている場合は、更にグループ化の有無を示す
フラグをチェックし、その結果、グループ化が定義され
ていたときには、1回の読み込み動作で、I/O1から
のデータとI/O2からのデータとを同時に読み込む動
作を実行する。
み処理を行うための更に別な割り込み処理装置を提案し
ておく。図3は、この装置の基本構成を示すブロック図
である。この割り込み処理装置は、周辺入出力回路30
からの割り込み要求を効率良く処理する機能を有し、誤
差レジスタ31と、Pレジスタ32と、論理演算ユニッ
ト33と、ステータスレジスタ(STR)34と、によ
って構成されている。
態を示すセンサを周辺入出力回路として接続したコンピ
ュータなどに適している。ここでは、図に示す周辺入出
力回路30が、何らかの物理量を測定するセンサである
場合を例にとって以下の説明を続けることにする。い
ま、この物理量センサから、一定時間ごとに割り込み要
求が発生され、CPU35はこの割り込み要求に応じ
て、センサからの測定値をデータとして取り込む処理を
行うものとする。従来の割り込み処理装置では、このよ
うな場合、CPU35は割り込み要求が発生するごと
に、割り込み処理を実行していた。しかしながら、セン
サ30による測定値が、前回の割り込み処理時と同じ場
合、あるいは大差がない場合は、再度割り込み処理を行
う必要性に乏しい。この装置は、この点に着目し、セン
サ30による測定値にあまり変化がない場合には、割り
込み処理を省略できるようにしたものである。
り、CPU35がこれに応じた割り込み処理を完了した
ものとする。これにより、割り込み要求はクリアされる
が、この割り込み要求がクリアされる時点において、セ
ンサ30の測定値がPレジスタ32に保持される。一
方、誤差レジスタ31には、予め所定の許容誤差が設定
されている。ここで、センサ30から次の割り込み要求
が出された場合の動作を説明する。この場合、論理演算
ユニット33は、次のような演算を行う。すなわち、P
レジスタ32に保持されている測定値(前回値と呼ぶ)
と、現在センサ30から与えられている測定値(今回値
と呼ぶ)と、を比較し、両者の差が、誤差レジスタ31
内に設定された誤差範囲内であるか否かを判定する。誤
差範囲内にある場合には、ステータスレジスタ34内の
所定ビット位置(図のハッチング位置)に設けられた誤
差フラグを立てた状態(たとえば「1」)にする。誤差
範囲から逸脱していた場合には、この誤差フラグを倒し
た状態(たとえば「0」)にする。なお、このシステム
をリセットした後、最初の割り込み要求があった時点で
は、前回値が存在しないため、誤差フラグは強制的に
「0」になる。要するに、センサ30からの割り込み要
求が一定時間ごとに発生した場合、Pレジスタ32に保
持されている前回値と、現時点での今回値との差が、所
定の誤差範囲内であれば誤差フラグは「1」となり、誤
差範囲を越えていると誤差フラグは「0」となる。
U35の動作を、図4の流れ図に基づいて説明する。ま
ず、CPU35は、ステップS1において、ステータス
レジスタ34の内容を読み込む。続いて、ステップS2
において、誤差範囲内か否かの判断を行う。すなわち、
前述の誤差フラグが「1」か「0」かを判定する。誤差
フラグが「1」である場合は、現在の測定値は前回値の
誤差範囲内であることを示しているので、ステップS3
に進み、スタックエリア36からのデータ(これについ
ては後述)を読み込む処理を行い、割り込み処理は行わ
ない。したがって、誤差フラグが「1」である限り、セ
ンサ30からの割り込み要求は無視されることになり、
CPU35は割り込み処理を行わない。一方、ステップ
S2において、誤差範囲内でないと判断されたとき、別
言すれば、誤差フラグが「0」であったときは、ステッ
プS4において通常の割り込み処理を行う。すなわち、
センサ30のI/Oアドレスをアクセスして、現時点で
の測定値をデータとして取り込む(なお、この割り込み
処理が完了すると、割り込み要求はクリアされ、その時
点におけるセンサ30の測定値がPレジスタ32に保持
される)。そして、続くステップS5において、この割
り込み処理の処理結果(すなわち、取り込んだ測定値デ
ータ)をスタックエリア36にストアする。このスタッ
クエリア36は、特別なレジスタを用意してもよいが、
既存のRAMの特定の番地を割り当てるようにしてもか
まわない。こうして、CPU35は、現時点での測定値
が誤差範囲を越えたときにのみ割り込み処理を行い、こ
のときの測定値をスタックエリア36にストアする。誤
差範囲を越えないときには、割り込み処理は無視し、セ
ンサ30からの現時点での測定値の代わりに、スタック
エリア36にストアされているデータを測定値として読
み込んで用いる。このため、時間のかかる割り込み処理
を必要最小限に抑えることができる。
処理装置において、割り込み要求のあった周辺入出力回
路のI/Oアドレス自身を、優先順位を考慮して第1記
憶手段内に格納するようにし、この第1記憶手段内のI
/Oアドレスを順に読み出して割り込み処理を行うよう
にしたため、多数の周辺入出力回路からの割り込み要求
を効率的に処理することができ、しかもCPUの負担を
軽減させることができるようになる。
本構成を示すブロック図である。
に係る割り込み処理装置の基本構成を示すブロック図で
ある。
施例に係る割り込み処理装置の基本構成を示すブロック
図である。
る流れ図である。
Claims (1)
- 【請求項1】 複数の周辺入出力回路についてCPUへ
の割り込み要求を処理する装置であって、 各周辺入出力回路について割り当てられたI/Oアドレ
スを格納するための第1記憶手段と、 複数の周辺入出力回路からの割り込み要求を受け、この
割り込み要求に対して所定の規則に基づき優先順位を決
定し、割り込み要求のあった周辺入出力回路のI/Oア
ドレスを優先順位に基づいてソートし、このI/Oアド
レスを前記第1記憶手段に優先順位に従って格納する手
段と、 割り込み要求があったときに、前記第1記憶手段内に格
納されているI/Oアドレスのうち、最も優先順位の高
いアドレスを読み出して保持する第2記憶手段と、 を備え、割り込み要求があったときに、CPUが前記第
2記憶手段内に格納されているI/Oアドレスに基づい
て周辺入出力回路に対する割り込み処理を行うことがで
きるように構成したことを特徴とする割り込み処理装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3263296A JPH0573472A (ja) | 1991-09-13 | 1991-09-13 | 割り込み処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3263296A JPH0573472A (ja) | 1991-09-13 | 1991-09-13 | 割り込み処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0573472A true JPH0573472A (ja) | 1993-03-26 |
Family
ID=17387506
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3263296A Pending JPH0573472A (ja) | 1991-09-13 | 1991-09-13 | 割り込み処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0573472A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6581119B1 (en) | 1999-06-23 | 2003-06-17 | Denso Corporation | Interrupt controller and a microcomputer incorporating this controller |
-
1991
- 1991-09-13 JP JP3263296A patent/JPH0573472A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6581119B1 (en) | 1999-06-23 | 2003-06-17 | Denso Corporation | Interrupt controller and a microcomputer incorporating this controller |
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Date | Code | Title | Description |
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