JPH0572799B2 - - Google Patents
Info
- Publication number
- JPH0572799B2 JPH0572799B2 JP58111688A JP11168883A JPH0572799B2 JP H0572799 B2 JPH0572799 B2 JP H0572799B2 JP 58111688 A JP58111688 A JP 58111688A JP 11168883 A JP11168883 A JP 11168883A JP H0572799 B2 JPH0572799 B2 JP H0572799B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- value
- supplied
- subtraction
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 238000013459 approach Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/68—Circuits for processing colour signals for controlling the amplitude of colour signals, e.g. automatic chroma control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、映像信号をデジタル化して処理を行
うようにしたテレビ受像機に使用されるACC回
路に関する。
うようにしたテレビ受像機に使用されるACC回
路に関する。
背景技術とその問題点
映像信号をデジタル化して処理を行うようにし
たテレビ受像機が提案されている。そのような場
合に、いわゆるACCはクロマ信号のバースト期
間のピーク値の平均値を検出して、この値が一定
の値になるように制御が行われる。その場合に、
従来は水平期間ごとに得られる平均値を参照値と
比較し、この比較の正負に応じてACC制御値を
１ビツトずつ加減算して、平均値が参照値に近ず
くようにしていた。
たテレビ受像機が提案されている。そのような場
合に、いわゆるACCはクロマ信号のバースト期
間のピーク値の平均値を検出して、この値が一定
の値になるように制御が行われる。その場合に、
従来は水平期間ごとに得られる平均値を参照値と
比較し、この比較の正負に応じてACC制御値を
１ビツトずつ加減算して、平均値が参照値に近ず
くようにしていた。
しかしながらこの場合に、制御値が１水平期間
に１ビツトしか変化しないので、スイツチオン時
やチヤンネル切替時などでクロマ信号レベルが大
幅に変化した場合や、制御の分解能を上げるため
にビツト数を増した場合には、参照値と一致する
までに長い時間が必要となり、いわゆる引き込み
が遅いという問題があつた。
に１ビツトしか変化しないので、スイツチオン時
やチヤンネル切替時などでクロマ信号レベルが大
幅に変化した場合や、制御の分解能を上げるため
にビツト数を増した場合には、参照値と一致する
までに長い時間が必要となり、いわゆる引き込み
が遅いという問題があつた。
発明の目的
本発明はこのような点にかんがみ、制御値の引
き込みが早くなるようにするものである。
き込みが早くなるようにするものである。
発明の概要
本発明は、デジタル化されたクロマ信号のバー
スト部分の最大値と最小値を検出し、この平均値
を減算回路に供給して参照値から減算し、この減
算値を加算回路に供給し、この加算回路の出力を
記憶し、この記憶値を上記加算回路に供給して上
記減算値に加算すると共に、上記記憶値をフイー
ドバツクして上記クロマ信号に乗算するようにし
たACC回路であつて、これによれば制御値の引
き込みが早くなる。
スト部分の最大値と最小値を検出し、この平均値
を減算回路に供給して参照値から減算し、この減
算値を加算回路に供給し、この加算回路の出力を
記憶し、この記憶値を上記加算回路に供給して上
記減算値に加算すると共に、上記記憶値をフイー
ドバツクして上記クロマ信号に乗算するようにし
たACC回路であつて、これによれば制御値の引
き込みが早くなる。
実施例
図において、１は例えば８ビツトでデジタル化
されたクロマ信号の供給される入力端子であつ
て、この入力端子１からの信号が乗算回路２を通
じて出力信号３に取り出される。この乗算回路２
の出力信号がバースト期間の最大及び最小のピー
ク値を検出する検出回路４に供給される。この検
出された値の平均値が減算回路５に供給され、入
力端子６に供給される参照値から減算される。こ
の減算出力が加算回路７に供給される。この加算
回路７からの信号が記憶用のＤフリツプフロツプ
８に供給され、入力端子９に供給される水平パル
スのタイミングで記憶される。この記憶値が加算
回路７に供給されて減算回路５からの値に加算さ
れると共に、この記憶値が乗算回路２に供給され
る。
されたクロマ信号の供給される入力端子であつ
て、この入力端子１からの信号が乗算回路２を通
じて出力信号３に取り出される。この乗算回路２
の出力信号がバースト期間の最大及び最小のピー
ク値を検出する検出回路４に供給される。この検
出された値の平均値が減算回路５に供給され、入
力端子６に供給される参照値から減算される。こ
の減算出力が加算回路７に供給される。この加算
回路７からの信号が記憶用のＤフリツプフロツプ
８に供給され、入力端子９に供給される水平パル
スのタイミングで記憶される。この記憶値が加算
回路７に供給されて減算回路５からの値に加算さ
れると共に、この記憶値が乗算回路２に供給され
る。
この回路において、検出回路４からの平均値が
参照値より大きいときは、減算回路５の出力が負
となり、加算回路７にて前の制御値からこの減算
値分減つた値がＤフリツプフロツプ８に記憶さ
れ、制御値が小さくされてクロマ信号のレベルが
下げられる。また平均値が小さいとき減算出力が
正となり、制御値が大きくされてクロマ信号レベ
ルが上げられることにより、バースト期間の平均
値のレベルが参照値に近づくようにフイードバツ
クによるACCが行われる。
参照値より大きいときは、減算回路５の出力が負
となり、加算回路７にて前の制御値からこの減算
値分減つた値がＤフリツプフロツプ８に記憶さ
れ、制御値が小さくされてクロマ信号のレベルが
下げられる。また平均値が小さいとき減算出力が
正となり、制御値が大きくされてクロマ信号レベ
ルが上げられることにより、バースト期間の平均
値のレベルが参照値に近づくようにフイードバツ
クによるACCが行われる。
そしてこの回路において、減算回路５からは参
照値との差の大きさに応じた値が取り出され、こ
の値によつて制御値が一時に改定される。
照値との差の大きさに応じた値が取り出され、こ
の値によつて制御値が一時に改定される。
従つて引き込みは一時に行われ、以下誤差分が
制御されることにより、極めて短時間に平均値が
参照値に一致されることになる。
制御されることにより、極めて短時間に平均値が
参照値に一致されることになる。
発明の効果
本発明によれば、制御値の引き込みが早くなつ
た。
た。
図は本発明の一例の構成図である。
１は入力端子、２は乗算回路、３は出力端子、
４はバーストピーク値検出回路、５は減算回路、
６は参照値の入力端子、７は加算回路、８は記憶
用のＤフリツプフロツプ、９は水平パルスの入力
端子である。
４はバーストピーク値検出回路、５は減算回路、
６は参照値の入力端子、７は加算回路、８は記憶
用のＤフリツプフロツプ、９は水平パルスの入力
端子である。
Claims (1)
- １ 入力端子１からの信号が乗算回路２を通じて
出力端子３に取り出され、この乗算回路２の出力
信号がバースト期間の最大及び最小のピーク値を
検出する検出回路４に供給され、この検出された
値の平均値が減算回路５に供給され、入力端子６
に供給される参照値から減算され、この減算出力
が加算回路７に供給され、この加算回路７からの
信号が記憶用のＤフリツプフロツプ８に供給さ
れ、入力端子９に供給される水平パルスのタイミ
ングで記憶され、この記憶値が加算回路７に供給
されて減算回路５からの値に加算されると共に、
この記憶値が乗算回路２に供給されるようにした
ACC回路において、検出回路４からの平均値が
参照値より大きいときは、減算回路５の出力が負
となり、加算回路７にて前の制御値からこの減算
値分減つた値がＤフリツプフロツプ８に記憶さ
れ、制御値が小さくされてクロマ信号のレベルが
下げられ、また平均値が小さいとき減算出力が正
となり、制御値が大きくされてクロマ信号レベル
が上げられるようにしたACC回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111688A JPS603294A (ja) | 1983-06-21 | 1983-06-21 | Ａｃｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111688A JPS603294A (ja) | 1983-06-21 | 1983-06-21 | Ａｃｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS603294A JPS603294A (ja) | 1985-01-09 |
| JPH0572799B2 true JPH0572799B2 (ja) | 1993-10-13 |
Family
ID=14567649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111688A Granted JPS603294A (ja) | 1983-06-21 | 1983-06-21 | Ａｃｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603294A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537951A (ja) * | 1991-07-29 | 1993-02-12 | Victor Co Of Japan Ltd | デジタルａｃｃ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856593A (ja) * | 1981-09-12 | 1983-04-04 | エヌ ベー フイリップス フルーイランペンフアブリケン | 信号振幅比調整回路 |
-
1983
- 1983-06-21 JP JP58111688A patent/JPS603294A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856593A (ja) * | 1981-09-12 | 1983-04-04 | エヌ ベー フイリップス フルーイランペンフアブリケン | 信号振幅比調整回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS603294A (ja) | 1985-01-09 |
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