JPH0569176B2 - - Google Patents
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Description
本発明は、センサ、特に内燃機関のピンキング
（ノツキング）検出装置に使われている加速度セ
ンサのアナログ出力信号の処理方法および回路ま
たはシーケンスに関する。 ピンキング検出装置は、標準のエンジンに対し
て、エンジン間の誤差、経時変化、または周囲環
境（気温、湿度など）の変化による安全余裕を使
わずに、１以上の機能変数、特に、スーパーチヤ
ージヤ付エンジンの場合の点火進角、混合気の濃
さおよび過給圧を最適調整できるよう、内燃機関
に増々頻繁に使用されている。 周知のピンキング検出装置は一般に、エンジン
のシリンダヘツドに装着した加速度計のようなピ
ンキングセンサと、その加速度センサの出力信号
の処理および波形整形シーケンスと、この処理シ
ーケンスからの有効信号を基準信号と比較して有
効信号が所定値だけ基準信号を越えた時ピンキン
グ検出信号を出力するデイジタルコンピユータの
ような電子回路とを有している。 他方、エンジンのピンキングはおそらく燃焼室
の圧力が最大となる瞬間に現われること、および
この現象はエンジンおよびその調整変数いかんで
定まる限られた角度ウインドウの範囲内でしか発
生しないことは周知である。 このようなピンキング装置の処理シーケンスは
最適角度ウインドウの範囲内における加速度セン
サの出力信号を考慮してピンキングありの作動条
件とピンキングなしの作動条件との間に最大の信
号雑音比を与えるよう適合してあり、特に、この
ウインドウはピンキングのように不正確に解釈さ
れ得る振動を発生する弁閉動作がウインドウの外
側で行われるように選定されている。 ヨーロツパ特許願第EP−Ａ−0018858号はアナ
ログ式のような処理シーケンスを開示しており、
これを添付図面の第１図にブロツク図の形で示し
てある。この処理シーケンスは加速度センサ１の
出力信号の増幅およびろ波の段２と現実のピンキ
ング検出を与えるデイジタルコンピユータ３との
間に挿入される。処理シーケンス４は、段２の出
力信号ａが測定ウインドウの間に全波整流段６に
与えられるよう制御されるアナログスイツチ５を
有している。段６の入力に与えられる信号a′はこ
の段の出力に信号ｂを生ぜしめ、これの信号ｂは
段７によつて積分されて積分信号ｃを発生する。
この積分されたアナログ信号ｃは基準電圧Vrefを
受けるアナログ・デイジタル変換器８にてデイジ
タルの形に変換され、このデイジタル値ｄがコン
ピユータ３によつて読取られる。信号ａ，a′、ｂ
およびｃは第２図に示してある。 このようなアナログ処理シーケンスの伝達関数
は以下のように表わすことができる。 Ｘ＝INT〔１／τ∫TFAC／0ABS（Ve）・dt／Vref・2N＋M
0〕 ここで、Ｘは加速度センサの出力信号のアナロ
グ処理の結果をデイジタルの形に変換したもの、
τは積分器の時定数、TFACは測定または分析ウ
インドウの持続時間、Vrefはアナログ・デイジタ
ル変換器の基準電圧、Ｎは変換器の、したがつて
処理シーケンスの結果の有効ビツト数、ABS
（Ve）は加速度センサ１の出力信号を増幅および
ろ波段２にて波形整形した後の絶対値、M0は整
数部関数INT〔 〕と関連した定数である。 しかし、上記のような処理シーケンスの個別の
あるいは集積化したアナログによる具現化には多
くの問題がある。 まず、第３図に示したように、整流段は一点鎖
線で示した理想伝達関数に関して、オフセツト誤
差Epと、ゲイン誤差Egと、飽和に近づいた時の
直線性誤差Elを生じるので、超直線性の全波整流
器を作るのは困難である。加えて、整流器の過渡
応答は使用する演算増幅器の性能に大きく依存す
る。 困難であるという第２の理由は積分器にある。
積分器の時定数ｔ＝RCの精度は、使用したＲお
よびＣの構成要素の精度いかんで定まり、10％以
上までを保証することは非常に難しい。加えて、
これら構成要素の温度および経年変化による変化
によつてその精度がその動作寿命を通じて維持す
ることはできない。結局、使用増幅器の積分によ
るオフセツト電圧および有極電流をキヤンセルす
るため、回路を複雑にしてしまう自己ゼロ装置の
使用が必要になる。 第３の問題は、積分器のコンデンサに蓄えられ
た積分値の動きに関してアナログ・デイジタル変
換器の変換時間を決定することにある。 最後に、従来のアナログ処理シーケンスの設計
は、非常に繊細で、集められる多くの変数を考慮
し、シーケンスの各構成要素が考慮される。その
とき、車両用エレクトロニクスの気候環境仕様に
関連しては、温度変動の影響を意図して、装置が
処理シーケンスの精度の維持にきわめて大きな影
響を有することが重要である。 本発明は、とりわけ周知のアナログシーケンス
に見られる上述の問題から解放できる特に加速度
センサの出力信号の処理および処理回路またはシ
ーケンスを作ることを目的とする。ところで、現
在の標準的なデイジタルコンピユータは、それら
の特性上、車両エンジン用ピンキングセンサの出
力信号を処理する場合のように、大量生産時に適
合するコストで、融通性、精度および信号処理速
度の必要条件を満足させ得るものはない。 これらの問題を解決するため、本発明の目的
は、加速度センサのアナログ出力信号を処理して
内燃機関のピンキングを検出する方法であつて、
特定の測定周期（TFAC）の間に前記信号の全波
整流および積分を行なつてその測定周期の終りま
でに整流および積分されたセンサの出力信号を表
わすデイジタル値（Ｘ）を与える方法において、
測定周期の間にアナログ信号（Ve(t)）をサンプ
リングしてデイジタルの形に変換し、得られた最
終のサンプルを表わすデイジタル値（ｘ(i)）を一
時的に格納し、次のサンプルを得る時、測定周期
の開始以来得られたサンプルを表わしているデイ
ジタル値の累積和（ｙ（ｉ−１））に前記デイジタ
ル値（ｘ(i)を加算し、その格納および加算動作を
測定周期（TFAC）の全期間を通して繰返し、そ
の周期の終りに、測定周期の間に得られたサンプ
ルの全てを表わしているデイジタル値（ｘ(i)）の
累積和（Ｙ）の結果をセンサの出力信号の積分定
数を表わしているデイジタル値（Nτ）で除算し、
その除算の商で前記デイジタル値（Ｘ）を表わす
ものとしたセンサのアナログ出力信号の処理方法
にある。 本発明の実施例によれば、デイジタルの形に変
換されて一時的に格納された各サンプル（ｘ(i)）
を係数（Ｃ(i)）を乗ずることによつて重み付け
し、次のサンプルを得る時に前記サンプルの重み
付けされたデイジタル値（x′(i)）を測定周期
（TFAC）の開始以来得られたサンプルの重み付
けされたデイジタル値の累積和（ｙ（ｉ−１））に
加えるようにしている。 好ましくは、重み付け係数（Ｃ(i)）は2-j(i)に
等しく、ｊ(i)は当該サンプルの位置(i)に依存した
値の整数である。 本発明はまた、アナログ信号をサンプリングし
得られたサンプルをデイジタルの形に変換する手
段と、シフトレジスタ、積分定数（τ）のデイジ
タル値（Nτ）を記憶する手段と、前記シフトレ
ジスタおよび記憶手段に接続された条件付加減算
ユニツトと、このユニツトの出力に接続されたア
キユムレータと、前記手段によるサンプリングお
よびサンプルのデイジタルの形への変換を制御す
るシーケンサとを備え、得られた最終のサンプル
を表わすデイジタル値（ｘ(i)）を前記シフトレジ
スタに記憶し、前記ユニツトは累積和（ｙ(i)）の
計算のために定めた測定周期（TFAC）の間加算
器として作用し、その周期の終りの検出に応答し
て減算器として作用し、前記アキユムレータの内
容を回転動作させて累積和の最終結果（Ｙ）を積
分定数（τ）のデイジタル値（Nτ）によつて除
算することを特徴とするセンサのアナログ出力信
号のデイジタル処理回路にも関する。 本発明の実施例によれば、サンプリングしてデ
イジタルの形へ変換する手段、シフトレジスタお
よび記憶手段は第１の並列接続バスによつて互い
に、かつユニツトの第１入力に接続され、アキユ
ムレータは第２の並列接続バスによつてユニツト
の第２入力に接続され、シーケンサは新らしいサ
ンプルをそれぞれ得るときに測定周期（TFAC）
の間はシフトレジスタに格納されたサンプルを表
わすデイジタル値（ｘ(i)）とアキユムレータに入
れられた累積和（ｙ（ｉ−１））との加算を制御
し、条件付き減算による除算およびアキユムレー
タの内容の回転の間は除算中にユニツトによつて
作られた連続桁上げ（BW）を除算の終りに前記
デイジタル値（Ｘ）が入つているシフトレジスタ
の直列ロード入力（ECS）へロードするのを制御
するようにしている。 好ましくは、アキユムレータはユニツトの出力
に接続された最下位ビツトレジスタと最上位ビツ
トレジスタとを有しこれらの入力および出力を互
いにループ状に接続してシーケンサの制御により
右および左シフトの動作を行なわせ、シフトレジ
スタ、記憶手段、最下位および最上位ビツトアキ
ユムレータおよびバスはＭビツトの容量を有し、
シーケンサは最上位および最下位ビツトアキユム
レータの内容のＭ回の右シフトを制御し次いでユ
ニツトを減算器として作動させて最下位ビツトア
キユムレータの内容と積分定数のデイジタル値
（Nτ）との間の差を計算することによつて除算を
制御するようにし、最下位ビツトアキユムレータ
の新らしい内容から来るその差および論理“１”
のレベルの桁上げ（BW）は前記差が正またはゼ
ロの場合にシフトレジスタにロードされ、変らず
にある最下位ビツトアキユムレータの内容および
論理“０”レベルの桁上げ（BW）は前記差が負
の場合にシフトレジスタにロードされ、減算の後
は最上位および最下位ビツトアキユムレータの内
容を左シフトし、これを、Ｍ回の左シフトが行な
われるまでシーケンサの制御によつて繰返し、こ
のとき除算の商（Ｘ）はシフトレジスタに入れら
れるようにするとよい。 好適には、シーケンサはシフトレジスタの直列
ロード入力における桁上げ（BW）のロードを論
理“１”レベルまたは論理“０”レベルで選択的
に制御する手段と関連され、前記レジスタの内容
は除算の前に第１の論理レベルで初期設定され、
逆の論理レベルはアキユムレータの内容の第１の
右および左シフトの間に前記直列入力（ECS）に
てロードされ、シーケンサはシフトレジスタの直
列読取り出力において前記逆の論理レベルが検出
されるまで前記右および左シフトの実行を制御す
るのがよい。 以下添付図面に例示した本発明の好適な実施例
について詳述する。 第４図に示したデイジタル処理シーケンスは、
第１図のアナログ処理シーケンス４のように、加
速度センサに続く増幅およびろ波段とデイジタル
コンピユータとの間に挿置される。 このデイジタル処理シーケンスはサンプラ・イ
ンヒビタ１０を有し、この入力１１には加速度セ
ンサの出力信号が波形整形されて与えられる。こ
の信号は以後Ve(t)と称す。信号Ve(t)のナンプル
の獲得はシーケンサ１４によつて発せられたサン
プル獲得信号１３で制御されるアナログスイツチ
１２によつて行なわれる。シーケンサ１４の機能
はブロツクの夫々に必要な制御信号の列を順次出
力して以下に述べる一連の動作を実行させること
にある。シーケンサ１４は、たとえば、状態レジ
スタと関連されたプログラマブル論理回路網から
形成することができ、このような装置は当業者に
は良く知られているので、ここでは詳述しない。 シーケンサ１４は角度ウインドウを定める信号
TFACを受け、その角度ウインドウ内の信号Ve
(t)がピンキングの検出のために考慮される。信号
TFACは、たとえば点火系コンピユータのような
第１図のコンピユータ３とすることができるコン
ピユータによつて従来方法にて作ることができ
る。シーケンサ１４はまたコンピユータ３または
外部クロツク（図示しない）によつて与えられる
クロツク信号HSを受ける。 サンプラ・インヒビタ１０の出力１５はアナロ
グ・デイジタル変換器１６の入力に与えられる。
アナログ・デイジタル変換器１６は線１７にて信
号Ve(t)のコード化範囲を定める基準電圧源Vref
に接続され、線１８にてシーケンサ１４に接続さ
れる。シーケンサ１４はアナログ・デイジタル変
換器１６の内部制御用のクロツク信号HCANを
その対応出力に出力する。アナログ・デイジタル
変換器１６の出力はＭビツトバス２２を介して結
果レジスタ２０に接続される。 信号Ve(t)のデイジタル形への変換から生じた
サンプルｘ(i)は、シーケンサ１４の制御信号１９
によつて、変換器１６から結果レジスタ２０へロ
ードされ、ここに一時的に格納される。レジスタ
２０に格納されたサンプルｘ(i)の読取りはシーケ
ンサ１４により線２１で制御され、バス２２にて
行なわれる。 このバス２２はまたレジスタ２３に接続され、
ここには標準化または積分定数Nτが格納され、
バス２２へのその読取りはシーケンサ１４により
線２４で制御される。 このデイジタルシーケンスは、とりわけサンプ
ルｘ(i)の基準化に使用する第３のレジスタ２５を
有している。 このシフトレジスタ２５はシーケンサ１４によ
り線２８および２９でそれぞれ制御される並列ロ
ード入力および並列読取り出力によつてバス２２
に接続されている。レジスタ２５の直列入力ECS
はスイツチヤーまたはマルチプレクサ２６に接続
される。マルチプレクサ２６はシーケンサ１４の
制御信号２７により、２進値“０”，“１”、また
はBWによるシフトレジスタ２５のロードを選択
的に行なうことができる。その２進値については
後述する。 Ｍビツトバス２２は条件付加減算ユニツト３０
の入力に接続され、その出力はアキユムレータ３
１に接続されている。より正確には、アキユムレ
ータ３１は最下位ビツトアキユムレータ３２とこ
の出力が供給される最上位ビツトアキユムレータ
３３とを有している。アキユムレータ３２および
３３は線３４にて互いに接続されて、シーケンサ
１４の制御信号３５で右または左に回転すること
ができる。シーケンサ１４はまた線３６にてユニ
ツト３０の演算を加算器のように制御し、線３７
にてその演算を減算器のように制御する。 最下位ビツトアキユムレータ３２の出力はバス
３９によつて、一方では条件付加減算ユニツト３
０の第２入力に帰還され、他方ではデコーダ３８
に与えられている。デコーダ３８はバス４０によ
つて最上位ビツトアキユムレータ３３にも接続さ
れ、シーケンサ１４の制御信号４１によつて周期
的にリセツトすることができる。最後に、デコー
ダ３８の出力４２はシーケンサ１４へ入力として
与えられる。 第５ａ図に示したように、信号Ve(t)はtCの周
期で角度分析ウインドウTFACの間にサンプリン
グされ、収集されたサンプルはx1，x2，……xiで
示してある。周期tCはサンプル獲得速度が全装置
を通じて必要な精度を満足させるに十分速いよう
に選定される。 アナログ・デイジタル変換器１６の前にあるサ
ンプラ・インヒビダ１０によつて形成の記憶段は
信号Ve(t)の有効スペクトル成分をサンプリング
するための必要条件を満たしている。変形例とし
て、サンプラ・インヒビタ１０はもちろん、アナ
ログ・デイジタル変換器１６と一体化することが
できる。 この変換器１６は、数量化現象を除き、超直線
性全波整流器の伝達関数を理想的に表現できるＮ
ビツト＋符号両極性伝達関数を有する。第６図に
示したこの伝達関数は、アナログ整流器の場合に
第３図に示した直線性誤差Elを生ずるような飽和
近くの非直線性の不要な影響を除去するものであ
る。事実、本例の場合、伝達関数は数学的に完全
に定義されたもので表現することができ、ABS
（Ve）Vrefであれば、変換器１６の出力コード
はNS＝2N-1である。 更に、第６図の細部Ｄを拡大して示した第７図
に見られるように、変換器１６の特性はオフセツ
ト電圧を加算する標準的な手段によつて変更され
（もとのステツプ関数は実線で示し、オフセツト
電圧を有する関数は破線で示す）、対称的な量子
化誤差関数を得ることができる。 ゼロ付近における変換器のオフセツト誤差は当
業者には良く知られている標準的な自己テストま
たは自己ゼロ方法を使つて除去することができ
る。 変換器１６の有効ビツトの数Ｎは、入力の所要
の信号対雑音比を得るために、信号Ve(t)の特性
および装置の精度要求に従つて選定される。 変換器１６の出力に直線アクセスできるデイジ
タル結果は以下のように表現される。 ｘ(i)＝INT〔ABS（Ve（ｔ＝ｉ・tC）
）／Vref・2N＋N0〕・δTFAC ABS（Ve(t)）＜Vrefとする。 式中、ｘ(i)は電圧の絶対値を表わす指数ｉのサ
ンプルのデイジタル値、INT〔 〕は整数部関数
を示し、ABS（Ve（ｔ＝ｉ・tC））サンプラ・イン
ヒビタ１０によつて記憶された信号Ve(t)の電圧
の絶対値、tCはサンプリング周期、Vrefは変換器
１６に与えられる基準電圧、N0は一般に値０ま
たは0.5を取る量子化誤差の中心定数であり、
δTFACは分析ウインドウの中では１、外では０
である。 デイジタルの形に変換された各種サンプルｘ(i)
はしたがつて、第５ｂ図に示したように、2N-1の
最大値を有するコードNsを変換器１６の出力に
生ずる。 各サンプリング周期tCの終りにおいて、サンプ
ルｘ(i)は結果レジスタ２０にロードされる。次の
サンプルｘ（ｉ＋１）の到達前に、結果レジスタ
２０の内容ｘ(i)は、シーケンサ１４の制御により
シフトレジスタ２５に転送され、基準化すること
ができる。この目的のため、各サンプルｘ(i)はＣ
(i)＝2-j(i)（ｊ(i)はｊ(i)ε〔０，Ｎ〕のような整数
）
のような重み係数Ｃ(i)によつて乗ぜられ、この結
果、それぞれ重み付けあるいは規準化されたサン
プルx′(i)は以下の値を有する。 x′(i)＝ｘ(i)・Ｃ(i)＝ｘ(i)・2-j(i) 第５ｃ図は重み係数Ｃ(i)がとり得る値を示した
もので、この例では、最初と最後のサンプルがＣ
(i)＝0.5、その他のサンプルがＣ(i)＝１である。
しかし、係数Ｃ(i)は他の値をとることができ、以
下に詳述するように異なつて分布されている。 シフトレジスタ２５に格納されたサンプルｘ(i)
の規準化はレジスタ２５の内容の右シフトの回数
をｊ(i)に等しくすることによつて行なわれる。回
数ｊ(i)はシーケンサ１４の中に、または必要に応
じて永久的な外部の読取り専用メモリ（図示しな
い）の中に記憶しておくことができる。 それぞれ重み付けされたサンプルx′(i)は次に、
シーケンサ１４の制御によりユニツト３０への入
力として供給され、ユニツト３０は分析ウインド
ウTFACの間、シーケンサ１４の信号３６によつ
て加算器として作動するよう条件付けされる。重
み付けされたサンプルx′(i)の値はこのときアキユ
ムレータ３１の中にあつた内容に加算されて、バ
ス３９を介して加算器３０の他の入力に与えら
れ、この加算の結果は再びアキユムレータ３１に
帰還される。そのアキユムレータの内容は次式の
ように表現することができる。 ｙ(i)＝ｙ（ｉ−１）＋x′(i) ＝C1x1＋C2x2＋……Ｃ(i)ｘ(i) ｙ(i)は累積の結果を表わしており、分析ウイン
ドウTFACの間のその展開は第５ｄ図に示してあ
る。分析ウインドウTFACの終りに、処理シーケ
ンスは以下の累積の結果の積分および規準化に進
む。
（ノツキング）検出装置に使われている加速度セ
ンサのアナログ出力信号の処理方法および回路ま
たはシーケンスに関する。 ピンキング検出装置は、標準のエンジンに対し
て、エンジン間の誤差、経時変化、または周囲環
境（気温、湿度など）の変化による安全余裕を使
わずに、１以上の機能変数、特に、スーパーチヤ
ージヤ付エンジンの場合の点火進角、混合気の濃
さおよび過給圧を最適調整できるよう、内燃機関
に増々頻繁に使用されている。 周知のピンキング検出装置は一般に、エンジン
のシリンダヘツドに装着した加速度計のようなピ
ンキングセンサと、その加速度センサの出力信号
の処理および波形整形シーケンスと、この処理シ
ーケンスからの有効信号を基準信号と比較して有
効信号が所定値だけ基準信号を越えた時ピンキン
グ検出信号を出力するデイジタルコンピユータの
ような電子回路とを有している。 他方、エンジンのピンキングはおそらく燃焼室
の圧力が最大となる瞬間に現われること、および
この現象はエンジンおよびその調整変数いかんで
定まる限られた角度ウインドウの範囲内でしか発
生しないことは周知である。 このようなピンキング装置の処理シーケンスは
最適角度ウインドウの範囲内における加速度セン
サの出力信号を考慮してピンキングありの作動条
件とピンキングなしの作動条件との間に最大の信
号雑音比を与えるよう適合してあり、特に、この
ウインドウはピンキングのように不正確に解釈さ
れ得る振動を発生する弁閉動作がウインドウの外
側で行われるように選定されている。 ヨーロツパ特許願第EP−Ａ−0018858号はアナ
ログ式のような処理シーケンスを開示しており、
これを添付図面の第１図にブロツク図の形で示し
てある。この処理シーケンスは加速度センサ１の
出力信号の増幅およびろ波の段２と現実のピンキ
ング検出を与えるデイジタルコンピユータ３との
間に挿入される。処理シーケンス４は、段２の出
力信号ａが測定ウインドウの間に全波整流段６に
与えられるよう制御されるアナログスイツチ５を
有している。段６の入力に与えられる信号a′はこ
の段の出力に信号ｂを生ぜしめ、これの信号ｂは
段７によつて積分されて積分信号ｃを発生する。
この積分されたアナログ信号ｃは基準電圧Vrefを
受けるアナログ・デイジタル変換器８にてデイジ
タルの形に変換され、このデイジタル値ｄがコン
ピユータ３によつて読取られる。信号ａ，a′、ｂ
およびｃは第２図に示してある。 このようなアナログ処理シーケンスの伝達関数
は以下のように表わすことができる。 Ｘ＝INT〔１／τ∫TFAC／0ABS（Ve）・dt／Vref・2N＋M
0〕 ここで、Ｘは加速度センサの出力信号のアナロ
グ処理の結果をデイジタルの形に変換したもの、
τは積分器の時定数、TFACは測定または分析ウ
インドウの持続時間、Vrefはアナログ・デイジタ
ル変換器の基準電圧、Ｎは変換器の、したがつて
処理シーケンスの結果の有効ビツト数、ABS
（Ve）は加速度センサ１の出力信号を増幅および
ろ波段２にて波形整形した後の絶対値、M0は整
数部関数INT〔 〕と関連した定数である。 しかし、上記のような処理シーケンスの個別の
あるいは集積化したアナログによる具現化には多
くの問題がある。 まず、第３図に示したように、整流段は一点鎖
線で示した理想伝達関数に関して、オフセツト誤
差Epと、ゲイン誤差Egと、飽和に近づいた時の
直線性誤差Elを生じるので、超直線性の全波整流
器を作るのは困難である。加えて、整流器の過渡
応答は使用する演算増幅器の性能に大きく依存す
る。 困難であるという第２の理由は積分器にある。
積分器の時定数ｔ＝RCの精度は、使用したＲお
よびＣの構成要素の精度いかんで定まり、10％以
上までを保証することは非常に難しい。加えて、
これら構成要素の温度および経年変化による変化
によつてその精度がその動作寿命を通じて維持す
ることはできない。結局、使用増幅器の積分によ
るオフセツト電圧および有極電流をキヤンセルす
るため、回路を複雑にしてしまう自己ゼロ装置の
使用が必要になる。 第３の問題は、積分器のコンデンサに蓄えられ
た積分値の動きに関してアナログ・デイジタル変
換器の変換時間を決定することにある。 最後に、従来のアナログ処理シーケンスの設計
は、非常に繊細で、集められる多くの変数を考慮
し、シーケンスの各構成要素が考慮される。その
とき、車両用エレクトロニクスの気候環境仕様に
関連しては、温度変動の影響を意図して、装置が
処理シーケンスの精度の維持にきわめて大きな影
響を有することが重要である。 本発明は、とりわけ周知のアナログシーケンス
に見られる上述の問題から解放できる特に加速度
センサの出力信号の処理および処理回路またはシ
ーケンスを作ることを目的とする。ところで、現
在の標準的なデイジタルコンピユータは、それら
の特性上、車両エンジン用ピンキングセンサの出
力信号を処理する場合のように、大量生産時に適
合するコストで、融通性、精度および信号処理速
度の必要条件を満足させ得るものはない。 これらの問題を解決するため、本発明の目的
は、加速度センサのアナログ出力信号を処理して
内燃機関のピンキングを検出する方法であつて、
特定の測定周期（TFAC）の間に前記信号の全波
整流および積分を行なつてその測定周期の終りま
でに整流および積分されたセンサの出力信号を表
わすデイジタル値（Ｘ）を与える方法において、
測定周期の間にアナログ信号（Ve(t)）をサンプ
リングしてデイジタルの形に変換し、得られた最
終のサンプルを表わすデイジタル値（ｘ(i)）を一
時的に格納し、次のサンプルを得る時、測定周期
の開始以来得られたサンプルを表わしているデイ
ジタル値の累積和（ｙ（ｉ−１））に前記デイジタ
ル値（ｘ(i)を加算し、その格納および加算動作を
測定周期（TFAC）の全期間を通して繰返し、そ
の周期の終りに、測定周期の間に得られたサンプ
ルの全てを表わしているデイジタル値（ｘ(i)）の
累積和（Ｙ）の結果をセンサの出力信号の積分定
数を表わしているデイジタル値（Nτ）で除算し、
その除算の商で前記デイジタル値（Ｘ）を表わす
ものとしたセンサのアナログ出力信号の処理方法
にある。 本発明の実施例によれば、デイジタルの形に変
換されて一時的に格納された各サンプル（ｘ(i)）
を係数（Ｃ(i)）を乗ずることによつて重み付け
し、次のサンプルを得る時に前記サンプルの重み
付けされたデイジタル値（x′(i)）を測定周期
（TFAC）の開始以来得られたサンプルの重み付
けされたデイジタル値の累積和（ｙ（ｉ−１））に
加えるようにしている。 好ましくは、重み付け係数（Ｃ(i)）は2-j(i)に
等しく、ｊ(i)は当該サンプルの位置(i)に依存した
値の整数である。 本発明はまた、アナログ信号をサンプリングし
得られたサンプルをデイジタルの形に変換する手
段と、シフトレジスタ、積分定数（τ）のデイジ
タル値（Nτ）を記憶する手段と、前記シフトレ
ジスタおよび記憶手段に接続された条件付加減算
ユニツトと、このユニツトの出力に接続されたア
キユムレータと、前記手段によるサンプリングお
よびサンプルのデイジタルの形への変換を制御す
るシーケンサとを備え、得られた最終のサンプル
を表わすデイジタル値（ｘ(i)）を前記シフトレジ
スタに記憶し、前記ユニツトは累積和（ｙ(i)）の
計算のために定めた測定周期（TFAC）の間加算
器として作用し、その周期の終りの検出に応答し
て減算器として作用し、前記アキユムレータの内
容を回転動作させて累積和の最終結果（Ｙ）を積
分定数（τ）のデイジタル値（Nτ）によつて除
算することを特徴とするセンサのアナログ出力信
号のデイジタル処理回路にも関する。 本発明の実施例によれば、サンプリングしてデ
イジタルの形へ変換する手段、シフトレジスタお
よび記憶手段は第１の並列接続バスによつて互い
に、かつユニツトの第１入力に接続され、アキユ
ムレータは第２の並列接続バスによつてユニツト
の第２入力に接続され、シーケンサは新らしいサ
ンプルをそれぞれ得るときに測定周期（TFAC）
の間はシフトレジスタに格納されたサンプルを表
わすデイジタル値（ｘ(i)）とアキユムレータに入
れられた累積和（ｙ（ｉ−１））との加算を制御
し、条件付き減算による除算およびアキユムレー
タの内容の回転の間は除算中にユニツトによつて
作られた連続桁上げ（BW）を除算の終りに前記
デイジタル値（Ｘ）が入つているシフトレジスタ
の直列ロード入力（ECS）へロードするのを制御
するようにしている。 好ましくは、アキユムレータはユニツトの出力
に接続された最下位ビツトレジスタと最上位ビツ
トレジスタとを有しこれらの入力および出力を互
いにループ状に接続してシーケンサの制御により
右および左シフトの動作を行なわせ、シフトレジ
スタ、記憶手段、最下位および最上位ビツトアキ
ユムレータおよびバスはＭビツトの容量を有し、
シーケンサは最上位および最下位ビツトアキユム
レータの内容のＭ回の右シフトを制御し次いでユ
ニツトを減算器として作動させて最下位ビツトア
キユムレータの内容と積分定数のデイジタル値
（Nτ）との間の差を計算することによつて除算を
制御するようにし、最下位ビツトアキユムレータ
の新らしい内容から来るその差および論理“１”
のレベルの桁上げ（BW）は前記差が正またはゼ
ロの場合にシフトレジスタにロードされ、変らず
にある最下位ビツトアキユムレータの内容および
論理“０”レベルの桁上げ（BW）は前記差が負
の場合にシフトレジスタにロードされ、減算の後
は最上位および最下位ビツトアキユムレータの内
容を左シフトし、これを、Ｍ回の左シフトが行な
われるまでシーケンサの制御によつて繰返し、こ
のとき除算の商（Ｘ）はシフトレジスタに入れら
れるようにするとよい。 好適には、シーケンサはシフトレジスタの直列
ロード入力における桁上げ（BW）のロードを論
理“１”レベルまたは論理“０”レベルで選択的
に制御する手段と関連され、前記レジスタの内容
は除算の前に第１の論理レベルで初期設定され、
逆の論理レベルはアキユムレータの内容の第１の
右および左シフトの間に前記直列入力（ECS）に
てロードされ、シーケンサはシフトレジスタの直
列読取り出力において前記逆の論理レベルが検出
されるまで前記右および左シフトの実行を制御す
るのがよい。 以下添付図面に例示した本発明の好適な実施例
について詳述する。 第４図に示したデイジタル処理シーケンスは、
第１図のアナログ処理シーケンス４のように、加
速度センサに続く増幅およびろ波段とデイジタル
コンピユータとの間に挿置される。 このデイジタル処理シーケンスはサンプラ・イ
ンヒビタ１０を有し、この入力１１には加速度セ
ンサの出力信号が波形整形されて与えられる。こ
の信号は以後Ve(t)と称す。信号Ve(t)のナンプル
の獲得はシーケンサ１４によつて発せられたサン
プル獲得信号１３で制御されるアナログスイツチ
１２によつて行なわれる。シーケンサ１４の機能
はブロツクの夫々に必要な制御信号の列を順次出
力して以下に述べる一連の動作を実行させること
にある。シーケンサ１４は、たとえば、状態レジ
スタと関連されたプログラマブル論理回路網から
形成することができ、このような装置は当業者に
は良く知られているので、ここでは詳述しない。 シーケンサ１４は角度ウインドウを定める信号
TFACを受け、その角度ウインドウ内の信号Ve
(t)がピンキングの検出のために考慮される。信号
TFACは、たとえば点火系コンピユータのような
第１図のコンピユータ３とすることができるコン
ピユータによつて従来方法にて作ることができ
る。シーケンサ１４はまたコンピユータ３または
外部クロツク（図示しない）によつて与えられる
クロツク信号HSを受ける。 サンプラ・インヒビタ１０の出力１５はアナロ
グ・デイジタル変換器１６の入力に与えられる。
アナログ・デイジタル変換器１６は線１７にて信
号Ve(t)のコード化範囲を定める基準電圧源Vref
に接続され、線１８にてシーケンサ１４に接続さ
れる。シーケンサ１４はアナログ・デイジタル変
換器１６の内部制御用のクロツク信号HCANを
その対応出力に出力する。アナログ・デイジタル
変換器１６の出力はＭビツトバス２２を介して結
果レジスタ２０に接続される。 信号Ve(t)のデイジタル形への変換から生じた
サンプルｘ(i)は、シーケンサ１４の制御信号１９
によつて、変換器１６から結果レジスタ２０へロ
ードされ、ここに一時的に格納される。レジスタ
２０に格納されたサンプルｘ(i)の読取りはシーケ
ンサ１４により線２１で制御され、バス２２にて
行なわれる。 このバス２２はまたレジスタ２３に接続され、
ここには標準化または積分定数Nτが格納され、
バス２２へのその読取りはシーケンサ１４により
線２４で制御される。 このデイジタルシーケンスは、とりわけサンプ
ルｘ(i)の基準化に使用する第３のレジスタ２５を
有している。 このシフトレジスタ２５はシーケンサ１４によ
り線２８および２９でそれぞれ制御される並列ロ
ード入力および並列読取り出力によつてバス２２
に接続されている。レジスタ２５の直列入力ECS
はスイツチヤーまたはマルチプレクサ２６に接続
される。マルチプレクサ２６はシーケンサ１４の
制御信号２７により、２進値“０”，“１”、また
はBWによるシフトレジスタ２５のロードを選択
的に行なうことができる。その２進値については
後述する。 Ｍビツトバス２２は条件付加減算ユニツト３０
の入力に接続され、その出力はアキユムレータ３
１に接続されている。より正確には、アキユムレ
ータ３１は最下位ビツトアキユムレータ３２とこ
の出力が供給される最上位ビツトアキユムレータ
３３とを有している。アキユムレータ３２および
３３は線３４にて互いに接続されて、シーケンサ
１４の制御信号３５で右または左に回転すること
ができる。シーケンサ１４はまた線３６にてユニ
ツト３０の演算を加算器のように制御し、線３７
にてその演算を減算器のように制御する。 最下位ビツトアキユムレータ３２の出力はバス
３９によつて、一方では条件付加減算ユニツト３
０の第２入力に帰還され、他方ではデコーダ３８
に与えられている。デコーダ３８はバス４０によ
つて最上位ビツトアキユムレータ３３にも接続さ
れ、シーケンサ１４の制御信号４１によつて周期
的にリセツトすることができる。最後に、デコー
ダ３８の出力４２はシーケンサ１４へ入力として
与えられる。 第５ａ図に示したように、信号Ve(t)はtCの周
期で角度分析ウインドウTFACの間にサンプリン
グされ、収集されたサンプルはx1，x2，……xiで
示してある。周期tCはサンプル獲得速度が全装置
を通じて必要な精度を満足させるに十分速いよう
に選定される。 アナログ・デイジタル変換器１６の前にあるサ
ンプラ・インヒビダ１０によつて形成の記憶段は
信号Ve(t)の有効スペクトル成分をサンプリング
するための必要条件を満たしている。変形例とし
て、サンプラ・インヒビタ１０はもちろん、アナ
ログ・デイジタル変換器１６と一体化することが
できる。 この変換器１６は、数量化現象を除き、超直線
性全波整流器の伝達関数を理想的に表現できるＮ
ビツト＋符号両極性伝達関数を有する。第６図に
示したこの伝達関数は、アナログ整流器の場合に
第３図に示した直線性誤差Elを生ずるような飽和
近くの非直線性の不要な影響を除去するものであ
る。事実、本例の場合、伝達関数は数学的に完全
に定義されたもので表現することができ、ABS
（Ve）Vrefであれば、変換器１６の出力コード
はNS＝2N-1である。 更に、第６図の細部Ｄを拡大して示した第７図
に見られるように、変換器１６の特性はオフセツ
ト電圧を加算する標準的な手段によつて変更され
（もとのステツプ関数は実線で示し、オフセツト
電圧を有する関数は破線で示す）、対称的な量子
化誤差関数を得ることができる。 ゼロ付近における変換器のオフセツト誤差は当
業者には良く知られている標準的な自己テストま
たは自己ゼロ方法を使つて除去することができ
る。 変換器１６の有効ビツトの数Ｎは、入力の所要
の信号対雑音比を得るために、信号Ve(t)の特性
および装置の精度要求に従つて選定される。 変換器１６の出力に直線アクセスできるデイジ
タル結果は以下のように表現される。 ｘ(i)＝INT〔ABS（Ve（ｔ＝ｉ・tC）
）／Vref・2N＋N0〕・δTFAC ABS（Ve(t)）＜Vrefとする。 式中、ｘ(i)は電圧の絶対値を表わす指数ｉのサ
ンプルのデイジタル値、INT〔 〕は整数部関数
を示し、ABS（Ve（ｔ＝ｉ・tC））サンプラ・イン
ヒビタ１０によつて記憶された信号Ve(t)の電圧
の絶対値、tCはサンプリング周期、Vrefは変換器
１６に与えられる基準電圧、N0は一般に値０ま
たは0.5を取る量子化誤差の中心定数であり、
δTFACは分析ウインドウの中では１、外では０
である。 デイジタルの形に変換された各種サンプルｘ(i)
はしたがつて、第５ｂ図に示したように、2N-1の
最大値を有するコードNsを変換器１６の出力に
生ずる。 各サンプリング周期tCの終りにおいて、サンプ
ルｘ(i)は結果レジスタ２０にロードされる。次の
サンプルｘ（ｉ＋１）の到達前に、結果レジスタ
２０の内容ｘ(i)は、シーケンサ１４の制御により
シフトレジスタ２５に転送され、基準化すること
ができる。この目的のため、各サンプルｘ(i)はＣ
(i)＝2-j(i)（ｊ(i)はｊ(i)ε〔０，Ｎ〕のような整数
）
のような重み係数Ｃ(i)によつて乗ぜられ、この結
果、それぞれ重み付けあるいは規準化されたサン
プルx′(i)は以下の値を有する。 x′(i)＝ｘ(i)・Ｃ(i)＝ｘ(i)・2-j(i) 第５ｃ図は重み係数Ｃ(i)がとり得る値を示した
もので、この例では、最初と最後のサンプルがＣ
(i)＝0.5、その他のサンプルがＣ(i)＝１である。
しかし、係数Ｃ(i)は他の値をとることができ、以
下に詳述するように異なつて分布されている。 シフトレジスタ２５に格納されたサンプルｘ(i)
の規準化はレジスタ２５の内容の右シフトの回数
をｊ(i)に等しくすることによつて行なわれる。回
数ｊ(i)はシーケンサ１４の中に、または必要に応
じて永久的な外部の読取り専用メモリ（図示しな
い）の中に記憶しておくことができる。 それぞれ重み付けされたサンプルx′(i)は次に、
シーケンサ１４の制御によりユニツト３０への入
力として供給され、ユニツト３０は分析ウインド
ウTFACの間、シーケンサ１４の信号３６によつ
て加算器として作動するよう条件付けされる。重
み付けされたサンプルx′(i)の値はこのときアキユ
ムレータ３１の中にあつた内容に加算されて、バ
ス３９を介して加算器３０の他の入力に与えら
れ、この加算の結果は再びアキユムレータ３１に
帰還される。そのアキユムレータの内容は次式の
ように表現することができる。 ｙ(i)＝ｙ（ｉ−１）＋x′(i) ＝C1x1＋C2x2＋……Ｃ(i)ｘ(i) ｙ(i)は累積の結果を表わしており、分析ウイン
ドウTFACの間のその展開は第５ｄ図に示してあ
る。分析ウインドウTFACの終りに、処理シーケ
ンスは以下の累積の結果の積分および規準化に進
む。
【化】
ここでＫ＝INT〔TFAC／tC〕、Ｋ＋１は分析ウ
インドウTFACの間に処理されるサンプルの最大
数を表わし、tCはサンプリング周期、TFACは分
析ウインドウの持続時間、Nτはレジスタ２３に
格納された積分または分析定数τの数値で、値は
１とアキユムレータ３１と互換性のあるレジスタ
２３の最大容量との間とすることができる。M0
は定数で、伝統的に０−0.5または１の値を有し、
整数部関数INT〔 〕を変形することができる。
Ｘは、分析ウインドウTFACが終つた後、除算に
必要な時間Ｔの終りに、シーケンスの出力に供給
された信号の処理のデイジタル結果である（第５
ｄ図参照）。 累積結果に関するこの積分または規準化動作は
シーケンサ１４の信号３７により条件付減算器と
して機能するよう制御されるユニツト３０によつ
て行なわれ、アキユムレータ３１はその左−右回
転機構と、この動作の終りに信号Ve(t)のデイジ
タル処理の結果Ｘが入つているシフトレジスタ２
５とを使用する。 この動作の実行を以下に詳述するが、ここで注
意すべきは、積分の精度および処理シーケンスの
出力に得られるデイジタル結果Ｘの精度は、アナ
ログ・デイジタル変換器１６の精度、サンプリン
グ周期tCの本質的な値の精度、およびアキユムレ
ータ３１の最大デイジタル容量のみに依存してい
ることである。 更に、サンプルx′(i)＝ｘ(i)2-j(i)を規準化する
機構は、特に、特定のサンプルの値（たとえば、
第５ｃ図に示したように最初と最後の値）を考慮
するため、または分析ウインドウTFACの間にお
ける積分器の時定数τの変更のために使用でき
る。この第２の可能性の例は第８図に示される。
図中、分析ウインドウの開始t0と時間t1との間の
積分定数τは、Ｃ(i)＝１、すなわちｊ(i)＝０とし
て、第１の値τ1を有する。時間t1〜t2の間の積分
定数はＣ(i)＝1/2、すなわちｊ(i)＝１として第２
の値τ2＝τ1／２を有する。時間t2と分析ウインド
ウの終りt3との間の積分定数τは、Ｃ(i)＝１、す
なわちｊ(i)＝０なので再び値τ1を有する。これは
より複雑な分析ゲート関数、特に台形の関数を容
易に得ることを可能にし、信号Ve(t)の或るスペ
クトル成分の減衰を行なわせることができる。 本発明によるデイジタル処理シーケンスの機能
の特別な特徴を特に第４図および第９図を参照し
て詳述する。 角度分析ウインドウは時間t0で開始し、ここで
TFAC信号が“０”から“１”になる。分析ウイ
ンドウが開くとすぐ、シーケンサは接続１８を介
してクロツク信号HSをアナログ・デイジタル変
換器１６に転送するが、ここではこの信号を
HCANと呼ぶ。クロツク信号HSの第１のパルス
はまた線１３を介してサンプラ・インヒビタ１０
にも与えられ、時間t1にて信号Ve(t)の第１のサ
ンプルを獲得する。時間t1〜t2の間に信号１３に
よるアナログスイツチ１２の閉止時に得られたサ
ンプルはサンプラ・インヒビタ１０によつて記憶
され、その出力１５は第９図に示したようにな
る。このサンプルは次いで、時間t2〜t3の間にク
ロツク信号HCANの助けによつて変換器１６内
でデイジタルの形に変換される。Ｎ＋１個のパル
スが〔Ｎ個の量子化ビツト＋１個の正負符号ビツ
ト〕であると証明されると、シーケンサ１４は変
換器１６の出力コードのロードを制御する信号を
線１９に送つて第１のサンプルのデイジタル値x1
を表わす信号を結果レジスタ２０に転送する。同
時に、値ｊ(i)（第１のサンプルの場合j1）がシー
ケンサ１４にロードされて、シフトレジスタ２５
にて行なうx1の右シフトの回数を制御する。 クロツク信号HSの新らしいパルスが現われる
時間t4において、シーケンサ１４は線２８にパル
スを送る。このパルスの立上りエツジは結果レジ
スタ２０の内容をシフトレジスタ２５へロードす
ることを命令し、線１３に新らしいサンプル獲得
信号を発生する。また、時間t3にてロードされた
値ｊ(i)がゼロであれば、シーケンサ１４は時間t4
にて第１の一連の右回転クロツクパルスHRDをも
発生する。このパルスの数はｊ(i)に等しい。これ
らクロツクパルスHRDのそれぞれはその立上りエ
ツジ、すなわち時間t5，t6およびt7の各時に、シ
フトレジスタ２５の内容の右シフトを命令する。
このシフト動作の終りのt7においてシフトレジス
タ２５に入つている数はしたがつて、サンプルの
重み付けされた値x′(i)＝ｘ(i)・2-j(i)を表わして
いることになる。 シーケンサ１４は次いでパルスを線２９および
３６に発生してシフトレジスタ２５の内容ｘ(i)・
2-j(i)の読取りおよび最下位ビツトアキユムレー
タ３２に入つている内容との加算を命令する。こ
の和が2N以上であれば、すなわち、最下位ビツト
アキユムレータの内容＋x′(i)2Nであれば、加算
器３０の桁上げBWは第９図に破線で示したよう
に“１”となり、最上位ビツトアキユムレータ３
３は１だけ増加される。すなわち、最上位ビツト
アキユムレータ＝最上位ビツトアキユムレータ＋
１となる。 この動作の終りにおいて、そのサンプルの場
合、最下位ビツトアキユムレータ３２および最上
位ビツトアキユムレータ３３より形成されたアキ
ユムレータ３１の全内容はしたがつて、既述のと
おり、 ｙ(i)＝ｙ（ｉ−１）＋x′(i) ＝ｙ（ｉ−１）＋ｘ(i)・2-j(i) となる。 この処理は、デコーダ３８が分析ウインドウ
TFACの開始時にリセツトされていて第４図に符
号４２で示したそのOVF出力にオーバフロー信
号を恒久的に送つている場合を除き、サンプルが
分析ウインドウTFACの全持続時間の間に得られ
るたびに繰り返えされる。デコーダ３８はそれぞ
れバス３９および４０によつて最下位ビツトアキ
ユムレータ３２および最上位ビツトアキユムレー
タ３３にＭビツトずつ接続された2M個の入力を
有している。OVF出力４２は ｙ(i)（2M−１）・Nτ であれば“１”となる。 この場合、重み付けされたサンプルx′(i)の累積
はシーケンサ１４によつて中断され、信号Ve(t)
のデイジタル処理の予想結果は Ｘ＝2M−１ を直接利用できる。 累積処理が第５ｄ図に示したように分析ウイン
ドウTFACの終りまで続くとすれば、アキユムレ
ータ３１の最終内容は Ｙ＝K+1 〓i=1 Ｃ(i)・ｘ(i) となる。 このとき、シーケンサ１４は除算を開始して累
積の結果を規準化する。この除算はシフトレジス
タ２５、ユニツト３０およびアキユムレータ３１
を使つて実行され、シーケンサ１４の制御のもと
で、第１０図のアルゴリズムに従つて進む。 シーケンサ１４はまず、段落100において、こ
の段落の中に示したようにループ接続された最上
位および最下位ビツトアキユムレータ３３，３２
の内容の右シフトを命令する。 次の段落101はアキユムレータ３２および３３
の内容がＭ回シフトされたかどうかを判断するテ
ストである。まだであれば段落100へ戻つて新ら
しい右シフトが行なわれる。肯定であれば、アキ
ユムレータの内容のＭ回の右シフトが終つて次の
段落に進む。 テスト101のＭシフトの計数はシフトレジスタ
２５によつて行なわれる。このため、このレジス
タの内容はマルチプレクサ２６を通し段落100の
第１の右シフトのときにシーケンサ１４によつて
ゼロに予めセツトされており、マルチプレクサ２
６を通してレジスタ２５の最下位ビツトの直列ロ
ード入力ECSへ“１”が送られている。アキユム
レータ３２，３３の内容の各右シフト時に、シー
ケンサ１４はレジスタ２５の左回転クロツク入力
HRGを通してシフトレジスタの左回転を命令す
る。レジスタ２５の最上位ビツトの直列読取り出
力SLSはシーケンサ１４によつて読取られ、この
出力が“０”である限りはシーケンサ１４はアキ
ユムレータ３２，３３の右シフト、レジスタ２５
の左シフトを続ける。シーケンサ１４が出力SLS
に“１”を検出すると、これはシフトレジスタ２
５の容量がＭビツトであるので、アキユムレータ
３２，３３のＭ回の右シフトおよびレジスタ２５
のＭ回の左シフトが完了したことを意味する。 段落102に進み、ここは、 最下位ビツトアキユムレータの内容−Nτ０
であるかどうかを検査するテストである。 この動作はシーケンサ１４により符号３７に供
給された命令のもとで条件付減算器として作用す
るユニツト３０によつて行なわれ、Nτは命令２
４によつてレジスタ２３から読取られる。この不
等式の結果は桁上げBWの論理レベルによつて与
えられる。テスト102に対する答はBW＝“１”で
あれば肯定、BW＝“０”であれば否定である。 肯定のBW＝“１”の場合、段落103に進み、最
下位ビツトアキユムレータ３２の内容は、古い内
容をNτだけ減算し、これを新らしい内容として
採用することによつて更新される。すなわち、 最下位ビツトアキユムレータ＝ 最下位ビツトアキユムレータ−Nτ とする。最上位ビツトアキユムレータは変化しな
い。 段落104に進み、ここでBWを、この場合は
“１”をシフトレジスタ２５の直列ロード入力ECS
にロードする。 テスト102の答が否定であれば、段落104へ直接
行き、このときレジスタ２５のECS入力にロード
されるBWの値は“０”である。 レジスタ２５のECS入力へのBWのロードはシ
ーケンサ１４の制御によりマルチプレクサ２６に
よつて行なわれる。 次の段落105は、この段落内に示したループに
従つて、最上位および最下位ビツトアキユムレー
タ３３，３２の内容を左シフトすることにある。 次のテスト106は段落105で行なつた左シフトの
回数についての判断で、この数がＭより小さけれ
ば、テスト102に戻り、Ｍ回の左シフトが完了す
れば、除算アルゴリズムが完結し、終りの段落
107へ行く。 テスト106でのＭ回の左シフトの計数は、段落
101のＭ回の右シフトのときと同様、シフトレジ
スタ２５によつて行なわれる。段落101の終りに
おいて、レジスタ２５には“０”のみが入つてお
り、そのECS入力には“１”がロードされる。次
いで、その“１”はECS入力にBW桁上げがロー
ドされるたびにシフトされ、この“１”がシーケ
ンサ１４のSLS出力にて読取られた時はアキユム
レータの内容のＭ回の左シフトが行なわれたこと
を意味している。 除算の商、すなわちＸ＝INT〔Ｙ／Nτ〕は次い
で、テスト102によつて判断されたBWの論理値
がECS入力にＭ回ロードされるシフトレジスタ２
１に入れられる。 換言すれば、除算の終りにおいて、分析ウイン
ドウの間に信号Ve(t)を整流して積分したデイジ
タル値を表わしているシフトレジスタ２５の出力
における結果Ｘは、ピンキングの検出アルゴリズ
ムに従つてプログラムされたデイジタルコンピユ
ータに直接利用することができる。 Ｘの最良の丸めを生じさせる必要性から最下位
ビツトアキユムレータに入つている残りと積分定
数Nτとの最終比較を行なつて、除算の商 Ｘ＝INT〔Ｙ／Nτ＋M0〕 を得ることができる。ここで、M0は適応定数で
ある。 上記の結果により、前述のシーケンスは少数で
安価な構成要素しか必要としない簡単な演算の実
行のみによつてセンサの出力信号を処理すること
ができる。特に、本発明による処理方法は、現状
では低コストの構成要素によつて、したがつて低
い計算能力で実現することが非常に困難であつた
実時間での除算の実行を必要としない。事実、ピ
ンキング信号のデイジタル処理の必要精度はたと
えば100kHz程度の比較的速いサンプリング速度、
すなわち10μsのサンプリング周期tCで得られる。
この精度を達成しても８ビツトの結果のコーデイ
ングと互換性はあるが、現在利用できる標準的な
８ビツトマイクロコンピユータはそのように速い
サンプル獲得速度での集積化アナログ・デイジタ
ル変換能力を推奨してはいない。注意すべきは、
現在知られているアナログ・デイジタル変換技術
はサンプリング速度によつて提起された問題を解
決できていること、当業者は前述のデイジタル処
理シーケンスを成す全ての構成要素を大量生産に
適合するコストと同じ半導体チツプ上に置くこと
ができることである。 本発明はもちろん上述の１つの実施例に限定さ
れるものではなく、本発明の精神を逸脱しない範
囲で幾多の変形が可能である。 たとえば、結果レジスタ２０は全ての適用に必
須なものではなく、変換器の結果がその出力に得
られるとすぐに変換器の出力の読取りが行なわれ
る場合を除き、その読取りが上述のような変換器
のクロツクに同期していない場合に必要なのであ
る。このとき、ｘ(i)の値は、規準化のためにシフ
トレジスタ２５に転送させる同期命令の待機の
間、レジスタにセーブされる。 結果レジスタ２０を省くとすれば、アナログ・
デイジタル変換器１６の出力を成す連続近似値レ
ジスタがバス２２によつてシフトレジスタ２５に
直結される。このとき、ｘ(i)のデイジタル値はた
とえば時間t4の代りに時間t3で変換器１６からレ
ジスタ２５へ直接転送され、第９図の他の信号
は、当然消去される命令１９を除いて、変化しな
い。 同じ方法で、重み付け作用は任意であり、獲得
したサンプルのデイジタル値ｘ(i)はアキユムレー
タ３１に直接累積することができる。
インドウTFACの間に処理されるサンプルの最大
数を表わし、tCはサンプリング周期、TFACは分
析ウインドウの持続時間、Nτはレジスタ２３に
格納された積分または分析定数τの数値で、値は
１とアキユムレータ３１と互換性のあるレジスタ
２３の最大容量との間とすることができる。M0
は定数で、伝統的に０−0.5または１の値を有し、
整数部関数INT〔 〕を変形することができる。
Ｘは、分析ウインドウTFACが終つた後、除算に
必要な時間Ｔの終りに、シーケンスの出力に供給
された信号の処理のデイジタル結果である（第５
ｄ図参照）。 累積結果に関するこの積分または規準化動作は
シーケンサ１４の信号３７により条件付減算器と
して機能するよう制御されるユニツト３０によつ
て行なわれ、アキユムレータ３１はその左−右回
転機構と、この動作の終りに信号Ve(t)のデイジ
タル処理の結果Ｘが入つているシフトレジスタ２
５とを使用する。 この動作の実行を以下に詳述するが、ここで注
意すべきは、積分の精度および処理シーケンスの
出力に得られるデイジタル結果Ｘの精度は、アナ
ログ・デイジタル変換器１６の精度、サンプリン
グ周期tCの本質的な値の精度、およびアキユムレ
ータ３１の最大デイジタル容量のみに依存してい
ることである。 更に、サンプルx′(i)＝ｘ(i)2-j(i)を規準化する
機構は、特に、特定のサンプルの値（たとえば、
第５ｃ図に示したように最初と最後の値）を考慮
するため、または分析ウインドウTFACの間にお
ける積分器の時定数τの変更のために使用でき
る。この第２の可能性の例は第８図に示される。
図中、分析ウインドウの開始t0と時間t1との間の
積分定数τは、Ｃ(i)＝１、すなわちｊ(i)＝０とし
て、第１の値τ1を有する。時間t1〜t2の間の積分
定数はＣ(i)＝1/2、すなわちｊ(i)＝１として第２
の値τ2＝τ1／２を有する。時間t2と分析ウインド
ウの終りt3との間の積分定数τは、Ｃ(i)＝１、す
なわちｊ(i)＝０なので再び値τ1を有する。これは
より複雑な分析ゲート関数、特に台形の関数を容
易に得ることを可能にし、信号Ve(t)の或るスペ
クトル成分の減衰を行なわせることができる。 本発明によるデイジタル処理シーケンスの機能
の特別な特徴を特に第４図および第９図を参照し
て詳述する。 角度分析ウインドウは時間t0で開始し、ここで
TFAC信号が“０”から“１”になる。分析ウイ
ンドウが開くとすぐ、シーケンサは接続１８を介
してクロツク信号HSをアナログ・デイジタル変
換器１６に転送するが、ここではこの信号を
HCANと呼ぶ。クロツク信号HSの第１のパルス
はまた線１３を介してサンプラ・インヒビタ１０
にも与えられ、時間t1にて信号Ve(t)の第１のサ
ンプルを獲得する。時間t1〜t2の間に信号１３に
よるアナログスイツチ１２の閉止時に得られたサ
ンプルはサンプラ・インヒビタ１０によつて記憶
され、その出力１５は第９図に示したようにな
る。このサンプルは次いで、時間t2〜t3の間にク
ロツク信号HCANの助けによつて変換器１６内
でデイジタルの形に変換される。Ｎ＋１個のパル
スが〔Ｎ個の量子化ビツト＋１個の正負符号ビツ
ト〕であると証明されると、シーケンサ１４は変
換器１６の出力コードのロードを制御する信号を
線１９に送つて第１のサンプルのデイジタル値x1
を表わす信号を結果レジスタ２０に転送する。同
時に、値ｊ(i)（第１のサンプルの場合j1）がシー
ケンサ１４にロードされて、シフトレジスタ２５
にて行なうx1の右シフトの回数を制御する。 クロツク信号HSの新らしいパルスが現われる
時間t4において、シーケンサ１４は線２８にパル
スを送る。このパルスの立上りエツジは結果レジ
スタ２０の内容をシフトレジスタ２５へロードす
ることを命令し、線１３に新らしいサンプル獲得
信号を発生する。また、時間t3にてロードされた
値ｊ(i)がゼロであれば、シーケンサ１４は時間t4
にて第１の一連の右回転クロツクパルスHRDをも
発生する。このパルスの数はｊ(i)に等しい。これ
らクロツクパルスHRDのそれぞれはその立上りエ
ツジ、すなわち時間t5，t6およびt7の各時に、シ
フトレジスタ２５の内容の右シフトを命令する。
このシフト動作の終りのt7においてシフトレジス
タ２５に入つている数はしたがつて、サンプルの
重み付けされた値x′(i)＝ｘ(i)・2-j(i)を表わして
いることになる。 シーケンサ１４は次いでパルスを線２９および
３６に発生してシフトレジスタ２５の内容ｘ(i)・
2-j(i)の読取りおよび最下位ビツトアキユムレー
タ３２に入つている内容との加算を命令する。こ
の和が2N以上であれば、すなわち、最下位ビツト
アキユムレータの内容＋x′(i)2Nであれば、加算
器３０の桁上げBWは第９図に破線で示したよう
に“１”となり、最上位ビツトアキユムレータ３
３は１だけ増加される。すなわち、最上位ビツト
アキユムレータ＝最上位ビツトアキユムレータ＋
１となる。 この動作の終りにおいて、そのサンプルの場
合、最下位ビツトアキユムレータ３２および最上
位ビツトアキユムレータ３３より形成されたアキ
ユムレータ３１の全内容はしたがつて、既述のと
おり、 ｙ(i)＝ｙ（ｉ−１）＋x′(i) ＝ｙ（ｉ−１）＋ｘ(i)・2-j(i) となる。 この処理は、デコーダ３８が分析ウインドウ
TFACの開始時にリセツトされていて第４図に符
号４２で示したそのOVF出力にオーバフロー信
号を恒久的に送つている場合を除き、サンプルが
分析ウインドウTFACの全持続時間の間に得られ
るたびに繰り返えされる。デコーダ３８はそれぞ
れバス３９および４０によつて最下位ビツトアキ
ユムレータ３２および最上位ビツトアキユムレー
タ３３にＭビツトずつ接続された2M個の入力を
有している。OVF出力４２は ｙ(i)（2M−１）・Nτ であれば“１”となる。 この場合、重み付けされたサンプルx′(i)の累積
はシーケンサ１４によつて中断され、信号Ve(t)
のデイジタル処理の予想結果は Ｘ＝2M−１ を直接利用できる。 累積処理が第５ｄ図に示したように分析ウイン
ドウTFACの終りまで続くとすれば、アキユムレ
ータ３１の最終内容は Ｙ＝K+1 〓i=1 Ｃ(i)・ｘ(i) となる。 このとき、シーケンサ１４は除算を開始して累
積の結果を規準化する。この除算はシフトレジス
タ２５、ユニツト３０およびアキユムレータ３１
を使つて実行され、シーケンサ１４の制御のもと
で、第１０図のアルゴリズムに従つて進む。 シーケンサ１４はまず、段落100において、こ
の段落の中に示したようにループ接続された最上
位および最下位ビツトアキユムレータ３３，３２
の内容の右シフトを命令する。 次の段落101はアキユムレータ３２および３３
の内容がＭ回シフトされたかどうかを判断するテ
ストである。まだであれば段落100へ戻つて新ら
しい右シフトが行なわれる。肯定であれば、アキ
ユムレータの内容のＭ回の右シフトが終つて次の
段落に進む。 テスト101のＭシフトの計数はシフトレジスタ
２５によつて行なわれる。このため、このレジス
タの内容はマルチプレクサ２６を通し段落100の
第１の右シフトのときにシーケンサ１４によつて
ゼロに予めセツトされており、マルチプレクサ２
６を通してレジスタ２５の最下位ビツトの直列ロ
ード入力ECSへ“１”が送られている。アキユム
レータ３２，３３の内容の各右シフト時に、シー
ケンサ１４はレジスタ２５の左回転クロツク入力
HRGを通してシフトレジスタの左回転を命令す
る。レジスタ２５の最上位ビツトの直列読取り出
力SLSはシーケンサ１４によつて読取られ、この
出力が“０”である限りはシーケンサ１４はアキ
ユムレータ３２，３３の右シフト、レジスタ２５
の左シフトを続ける。シーケンサ１４が出力SLS
に“１”を検出すると、これはシフトレジスタ２
５の容量がＭビツトであるので、アキユムレータ
３２，３３のＭ回の右シフトおよびレジスタ２５
のＭ回の左シフトが完了したことを意味する。 段落102に進み、ここは、 最下位ビツトアキユムレータの内容−Nτ０
であるかどうかを検査するテストである。 この動作はシーケンサ１４により符号３７に供
給された命令のもとで条件付減算器として作用す
るユニツト３０によつて行なわれ、Nτは命令２
４によつてレジスタ２３から読取られる。この不
等式の結果は桁上げBWの論理レベルによつて与
えられる。テスト102に対する答はBW＝“１”で
あれば肯定、BW＝“０”であれば否定である。 肯定のBW＝“１”の場合、段落103に進み、最
下位ビツトアキユムレータ３２の内容は、古い内
容をNτだけ減算し、これを新らしい内容として
採用することによつて更新される。すなわち、 最下位ビツトアキユムレータ＝ 最下位ビツトアキユムレータ−Nτ とする。最上位ビツトアキユムレータは変化しな
い。 段落104に進み、ここでBWを、この場合は
“１”をシフトレジスタ２５の直列ロード入力ECS
にロードする。 テスト102の答が否定であれば、段落104へ直接
行き、このときレジスタ２５のECS入力にロード
されるBWの値は“０”である。 レジスタ２５のECS入力へのBWのロードはシ
ーケンサ１４の制御によりマルチプレクサ２６に
よつて行なわれる。 次の段落105は、この段落内に示したループに
従つて、最上位および最下位ビツトアキユムレー
タ３３，３２の内容を左シフトすることにある。 次のテスト106は段落105で行なつた左シフトの
回数についての判断で、この数がＭより小さけれ
ば、テスト102に戻り、Ｍ回の左シフトが完了す
れば、除算アルゴリズムが完結し、終りの段落
107へ行く。 テスト106でのＭ回の左シフトの計数は、段落
101のＭ回の右シフトのときと同様、シフトレジ
スタ２５によつて行なわれる。段落101の終りに
おいて、レジスタ２５には“０”のみが入つてお
り、そのECS入力には“１”がロードされる。次
いで、その“１”はECS入力にBW桁上げがロー
ドされるたびにシフトされ、この“１”がシーケ
ンサ１４のSLS出力にて読取られた時はアキユム
レータの内容のＭ回の左シフトが行なわれたこと
を意味している。 除算の商、すなわちＸ＝INT〔Ｙ／Nτ〕は次い
で、テスト102によつて判断されたBWの論理値
がECS入力にＭ回ロードされるシフトレジスタ２
１に入れられる。 換言すれば、除算の終りにおいて、分析ウイン
ドウの間に信号Ve(t)を整流して積分したデイジ
タル値を表わしているシフトレジスタ２５の出力
における結果Ｘは、ピンキングの検出アルゴリズ
ムに従つてプログラムされたデイジタルコンピユ
ータに直接利用することができる。 Ｘの最良の丸めを生じさせる必要性から最下位
ビツトアキユムレータに入つている残りと積分定
数Nτとの最終比較を行なつて、除算の商 Ｘ＝INT〔Ｙ／Nτ＋M0〕 を得ることができる。ここで、M0は適応定数で
ある。 上記の結果により、前述のシーケンスは少数で
安価な構成要素しか必要としない簡単な演算の実
行のみによつてセンサの出力信号を処理すること
ができる。特に、本発明による処理方法は、現状
では低コストの構成要素によつて、したがつて低
い計算能力で実現することが非常に困難であつた
実時間での除算の実行を必要としない。事実、ピ
ンキング信号のデイジタル処理の必要精度はたと
えば100kHz程度の比較的速いサンプリング速度、
すなわち10μsのサンプリング周期tCで得られる。
この精度を達成しても８ビツトの結果のコーデイ
ングと互換性はあるが、現在利用できる標準的な
８ビツトマイクロコンピユータはそのように速い
サンプル獲得速度での集積化アナログ・デイジタ
ル変換能力を推奨してはいない。注意すべきは、
現在知られているアナログ・デイジタル変換技術
はサンプリング速度によつて提起された問題を解
決できていること、当業者は前述のデイジタル処
理シーケンスを成す全ての構成要素を大量生産に
適合するコストと同じ半導体チツプ上に置くこと
ができることである。 本発明はもちろん上述の１つの実施例に限定さ
れるものではなく、本発明の精神を逸脱しない範
囲で幾多の変形が可能である。 たとえば、結果レジスタ２０は全ての適用に必
須なものではなく、変換器の結果がその出力に得
られるとすぐに変換器の出力の読取りが行なわれ
る場合を除き、その読取りが上述のような変換器
のクロツクに同期していない場合に必要なのであ
る。このとき、ｘ(i)の値は、規準化のためにシフ
トレジスタ２５に転送させる同期命令の待機の
間、レジスタにセーブされる。 結果レジスタ２０を省くとすれば、アナログ・
デイジタル変換器１６の出力を成す連続近似値レ
ジスタがバス２２によつてシフトレジスタ２５に
直結される。このとき、ｘ(i)のデイジタル値はた
とえば時間t4の代りに時間t3で変換器１６からレ
ジスタ２５へ直接転送され、第９図の他の信号
は、当然消去される命令１９を除いて、変化しな
い。 同じ方法で、重み付け作用は任意であり、獲得
したサンプルのデイジタル値ｘ(i)はアキユムレー
タ３１に直接累積することができる。
第１図は従来のアナログ処理シーケンスのブロ
ツク図、第２図は第１図のシーケンスの各点に現
われる信号の波形を示す図、第３図は第１図の全
波整流器の伝達関数を示す図、第４図はピンキン
グセンサの出力信号のデイジタル処理シーケンス
のブロツク図、第５ａ図ないし第５ｄ図は第４図
のシーケンスによつて実施された処理工程を示す
図、第６図および第７図は全波整流と互換性のあ
るシーケンスの伝達関数を示した第３図と等価な
図、第８図は測定ウインドウの間に積分定数を変
更するシーケンスの機能態様を示す図、第９図は
第４図のデイジタルシーケンスの機能の詳細を示
すタイミング図、第１０図は第４図のシーケンス
によつて実施される除算の最終工程を示すアルゴ
リズム図である。 １０……サンプラ・インヒビタ、１４……シー
ケンサ、１６……アナログ・デイジタル変換器、
２０，２３，２５……レジスタ、２６……マルチ
プレクサ、３０……条件付加減算ユニツト、３１
……アキユムレータ、３２……最下位ビツトアキ
ユムレータ、３３……最上位ビツトアキユムレー
タ、３８……デコーダ。
ツク図、第２図は第１図のシーケンスの各点に現
われる信号の波形を示す図、第３図は第１図の全
波整流器の伝達関数を示す図、第４図はピンキン
グセンサの出力信号のデイジタル処理シーケンス
のブロツク図、第５ａ図ないし第５ｄ図は第４図
のシーケンスによつて実施された処理工程を示す
図、第６図および第７図は全波整流と互換性のあ
るシーケンスの伝達関数を示した第３図と等価な
図、第８図は測定ウインドウの間に積分定数を変
更するシーケンスの機能態様を示す図、第９図は
第４図のデイジタルシーケンスの機能の詳細を示
すタイミング図、第１０図は第４図のシーケンス
によつて実施される除算の最終工程を示すアルゴ
リズム図である。 １０……サンプラ・インヒビタ、１４……シー
ケンサ、１６……アナログ・デイジタル変換器、
２０，２３，２５……レジスタ、２６……マルチ
プレクサ、３０……条件付加減算ユニツト、３１
……アキユムレータ、３２……最下位ビツトアキ
ユムレータ、３３……最上位ビツトアキユムレー
タ、３８……デコーダ。
Claims (1)
- 【特許請求の範囲】 １ 加速度センサのアナログ出力信号を処理して
内燃機関のピンキングを検出する方法であつて、
特定の測定周期（TFAC）の間に前記信号の全波
整流および積分を行なつてその測定周期の終りま
でに整流および積分されたセンサの出力信号を表
わすデイジタル値（Ｘ）を与える方法において、
測定周期の間にアナログ信号（Ve(t)）をサンプ
リングしてデイジタルの形に変換し、得られた最
終のサンプリングを表わすデイジタル値（Ｘ(i)）
を一時的に格納し、次のサンプルを得る時、測定
周期の開始以来得られたサンプルを表わしている
デイジタル値の累積和（ｙ（ｉ−１）に前記デイ
ジタル値（ｘ(i)）を加算し、その格納および加算
動作を測定周期（TFAC）の全期間を通して繰返
し、その周期の終りに、測定周期の間に得られた
サンプルの全てを表わしているデイジタル値（ｘ
(i)の累積和（Ｙ）の結果をセンサの出力信号の積
分定数を表わしているデイジタル値（Nτ）で除
算し、その除算の商で前記デイジタル値（Ｘ）を
表わすものとしたセンサのアナログ出力信号の処
理方法。 ２ デイジタルの形に変換されて一時的に格納さ
れた各サンプル（ｘ(i)）を係数（Ｃ(i)）を乗ずる
ことによつて重み付けし、次のサンプルを得る時
に前記サンプルの重み付けされたデイジタル値
（x′(i)）を測定周期（TFAC）の開始以来得られ
たサンプルの重み付けされたデイジタル値の累積
和（ｙ（ｉ−１））に加えるようにした特許請求の
範囲第１項記載の方法。 ３ 重み付け係数（Ｃ(i)）は2-j(i)に等しくし、
ｊ(i)は当該サンプルの位置(i)に依存した値の整数
とした特許請求の範囲第２項記載の方法。 ４ アナログ信号をサンプリングし得られたサン
プルをデイジタルの形に変換する手段１０，１６
と、シフトレジスタ２５と、積分定数（τ）のデ
イジタル値（Nτ）を記憶する手段２３と、前記
シフトレジスタ２５および記憶手段２３に接続さ
れた条件付加減算ユニツト３０と、このユニツト
の出力に接続されたアキユムレータ３１と、前記
手段１０，１６によるサンプリングおよびサンプ
ルのデイジタルの形への変換を制御し、前記シフ
トレジスタ２５で得られた最終のサンプルを表わ
すデイジタル値（ｘ(i)）の記憶を制御し、前記ユ
ニツト３０の動作を累積和（ｙ(i)）の計算のため
に定めた測定周期（TFAC）の間加算器として制
御し、その周期の終りの検出に応答して、アキユ
ムレータ３１の内容の連続回転および前記内容か
らの値（Nτ）の条件付減算によつて累積和の最
終結果（Ｙ）を積分定数（τ）のデイジタル値
（Nτ）で除算するよう前記ユニツト３０の動作を
減算器として制御すると共に前記アキユムレータ
３１の内容の回転動作を制御するシーケンサ１４
とを備えることを特徴とするセンサのアナログ出
力信号のデイジタル処理回路。 ５ サンプリングしてデイジタルの形へ変換する
手段１０，１６、シフトレジスタ２５および記憶
手段２３は第１の並列接続バス２２によつて互い
に、かつユニツト３０の第１入力に接続され、ア
キユムレータ３１は第２の並列接続バス３９によ
つてユニツト３０の第２入力に接続され、シーケ
ンサ１４は新らしいサンプルをそれぞれ得るとき
に測定周期（TFAC）の間にシフトレジスタ２５
に格納されたサンプルを表わすデイジタル値（ｘ
(i)）とアキユムレータ３１に入れられた累積和
（ｙ（ｉ−１））との加算を制御し、条件付き減算
による除算およびアキユムレータ３１の内容の回
転の間は除算中にユニツト３０によつて作られた
連続桁上げ（BW）を除算の終りに前記デイジタ
ル値（Ｘ）が入つているシフトレジスタの直列ロ
ード入力（ECS）へロードするのを制御する特許
請求の範囲第４項記載の回路。 ６ アキユムレータ３１はユニツト３０の出力に
接続された最下位ビツトレジスタ３２と最上位ビ
ツトレジスタ３３とを有しこれらの入力および出
力を互いにループ状に接続してシーケンサ１４の
制御により右および左シフトの動作を行なわせ、
シフトレジスタ２５、記憶手段２３、最下位およ
び最上位ビツトアキユムレータ３２，３３および
バス２２，３９はＭビツトの容量を有し、シーケ
ンサは最上位および最下位ビツトアキユムレータ
３３，３２の内容のＭ回の右シフトを制御し次い
でユニツト３０を減算器として作動させて最下位
ビツトアキユムレータ３２の内容と積分定数のデ
イジタル値（Nτ）との間の差を計算することに
よつて除算を制御するようにし、最下位ビツトア
キユムレータ３２の新らしい内容から来るその差
および論理“１”のレベルの桁上げ（BW）は前
記差が正またはゼロの場合にシフトレジスタ２５
にロードされ、変わらずにある最下位ビツトアキ
ユムレータ３２の内容および論理“０”レベルの
桁上げ（BW）は前記差が負の場合にシフトレジ
スタ２５にロードされ、減算の後は最上位および
最下位ビツトアキユムレータ３３，３２の内容を
左シフトし、これを、Ｍ回の左シフトが行なわれ
るまでシーケンサ１４の制御によつて繰返し、こ
のとき除算の商（Ｘ）はシフトレジスタ２５に入
れられる特許請求の範囲第５項記載の回路。 ７ シーケンサ１４はシフトレジスタ２５の直列
ロード入力における桁上げ（BW）のロードを論
理“１”レベルまたは論理“０”レベルで選択す
る手段２６と関連され、前記レジスタの内容は除
算の前に第１の論理レベルで初期設定され、逆の
論理レベルはアキユムレータ３２，３３の内容の
第１の右および左シフトの間に前記直列入力
（ECS）にてロードされ、シーケンサはシフトレジ
スタ２５の直列読取り出力において前記逆の論理
レベルが検出されるまで前記右および左シフトの
実行を制御する特許請求の範囲第６項記載の回
路。 ８ サンプリングおよび変換の手段１０，１６は
サンプラ・インヒビタ１０と、各変換の終りに ｘ(i)＝INT〔ABS（Ve（ｔ＝ｉ・tC））／Vref・2N＋N0
〕 に等しいデイジタル値の出力を与えるアナログ・
デイジタル変換器１６とを有する特許請求の範囲
第４項ないし第７項のいずれか１項に記載の回
路。 但し、上記式において、 INT〔 〕は整数部関数を表わし、 ABS（Ve（ｔ＝ｉ・tc））はサンプラ・インヒビ
タ１０によつて格納された信号Ve(t)の位置ｉに
おけるサンプルの絶対値、 Vrefは変換器に与えられる基準電圧、 Ｎは変換器の量子化ビツトの数、 N0は変換器の量子化誤差の中心定数、 tCはサンプリング周期である。 ９ 除算の結果の値（Ｘ）は ｘ＝INT〔Ｙ／Nτ＋M0〕 に等しい特許請求の範囲第８項に記載の回路。 但し、上記式において、 INT〔 〕は整数部関数を表わし、 Ｙは測定周期の終りにアキユムレータ３１に入
つている累積和の結果、 Nτは積分定数のデイジタル値、 M0は整数部関数の適応を可能にする定数であ
る。 １０ シーケンサ１４は重み係数（Ｃ(i)）を定め
る数ｊ(i)を記憶して位置ｉのサンプルを記憶した
数ｊ(i)に等しいシフトレジスタの内容（ｘ(i)）の
右シフトの回数を命令し、結果的に重み付けされ
たデイジタル値（x′(i)）は得られた最終サンプル
（ｘ(i)）を表わすデイジタル値を成していて累積
和に加算（ｙ(i)＝ｙ（ｉ−１）＋x′(i)）される特許
請求の範囲第４項ないし第９項のいずれか１項に
記載の回路。 １１ 結果レジスタ２０を有し、シーケンサ１４
はサンプリングおよび変換の手段１０，１６の出
力に得られた最終サンプルのデイジタル値（ｘ
(i)）の結果レジスタ２０への格納と、右シフトに
よる重み付け操作のために結果レジスタ２０の内
容のシフトレジスタ２５への転送とを順次制御す
る特許請求の範囲第１０項記載の装置。 １２ アキユムレータ３１の出力に接続され特定
の測定周期（TFAC）の各開始時にシーケンサ１
４によつてリセツトされるデコーダ３８を有し、
このデコーダはアキユムレータ３１の内容（ｙ
(i)）が測定周期の間に所定値以上になつた場合に
オーバフロー信号４２を送出する特許請求の範囲
第４項ないし第９項のいずれか１項に記載の回
路。 １３ 所定値はNτ・（2M−１）とし、2M−１はオ
ーバフローの場合に予定した除算の商（Ｘ）であ
る特許請求の範囲第１２項記載の回路。
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