JPH0568917B2 - - Google Patents
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- Publication number
- JPH0568917B2 JPH0568917B2 JP59142952A JP14295284A JPH0568917B2 JP H0568917 B2 JPH0568917 B2 JP H0568917B2 JP 59142952 A JP59142952 A JP 59142952A JP 14295284 A JP14295284 A JP 14295284A JP H0568917 B2 JPH0568917 B2 JP H0568917B2
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- JP
- Japan
- Prior art keywords
- signal
- video signal
- bit
- synchronization
- digital
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- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 21
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000013139 quantization Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 206010067482 No adverse event Diseases 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 239000012720 thermal barrier coating Substances 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
この発明はデジタルTBCなどに適用して好適
なデジタル信号処理回路に関する。
なデジタル信号処理回路に関する。
背景技術とその問題点
例えば、入力映像信号の時間軸を補正すると共
に、入力映像信号中に含まれる映像信号以外の信
号（同期信号、バースト信号など）を基準の同期
信号等で置換することにより、歪のない出力映像
信号をデジタル的に得る手段はデジタルTBCと
してよく知られている。
に、入力映像信号中に含まれる映像信号以外の信
号（同期信号、バースト信号など）を基準の同期
信号等で置換することにより、歪のない出力映像
信号をデジタル的に得る手段はデジタルTBCと
してよく知られている。
このようなデジタル信号処理回路は一般に第３
図に示すように構成される。
図に示すように構成される。
第３図において、端子１に供給された入力映像
信号SV（第４図Ａ）はＡ／Ｄ変換器２にてｎビツ
ト、例えば８ビツトのデジタル映像信号SDに変換
される。この場合、水平同期信号PHI等の同期信
号SYNCを含む入力映像信号全体がＡ／Ｄ変換処
理される。
信号SV（第４図Ａ）はＡ／Ｄ変換器２にてｎビツ
ト、例えば８ビツトのデジタル映像信号SDに変換
される。この場合、水平同期信号PHI等の同期信
号SYNCを含む入力映像信号全体がＡ／Ｄ変換処
理される。
デジタル映像信号SDはデジタルメモリで構成さ
れたタイムベースコレクタ（TBC）３に供給さ
れて時間軸の補正が行なわれ、時間軸の揃えられ
たデジタル映像信号SDが同期付加回路４に供給さ
れてデジタル映像信号SD中に含まれる同期信号
SYNC及びバースト信号SBIが基準となる水平同
期信号PHR等の基準の同期信号SYNC及び基準の
バースト信号SBR（第４図Ｂ）に置換される。
れたタイムベースコレクタ（TBC）３に供給さ
れて時間軸の補正が行なわれ、時間軸の揃えられ
たデジタル映像信号SDが同期付加回路４に供給さ
れてデジタル映像信号SD中に含まれる同期信号
SYNC及びバースト信号SBIが基準となる水平同
期信号PHR等の基準の同期信号SYNC及び基準の
バースト信号SBR（第４図Ｂ）に置換される。
同期付加回路４はスイツチング手段５と、水平
同期信号PHR等の同期データSS（８ビツトデータ）
がストアされたROM等の読出し専用メモリ６を
有し、同期信号区間（水平ブランキング期間を含
む。以下同じ）には、スイツチング手段５が破線
図示の如く切換えられてメモリ６から読出された
基準同期データSSが入力水平同期信号PHI等に代
えて挿入される。
同期信号PHR等の同期データSS（８ビツトデータ）
がストアされたROM等の読出し専用メモリ６を
有し、同期信号区間（水平ブランキング期間を含
む。以下同じ）には、スイツチング手段５が破線
図示の如く切換えられてメモリ６から読出された
基準同期データSSが入力水平同期信号PHI等に代
えて挿入される。
基準の水平同期信号PHR等が挿入されたデジタ
ル映像信号SDは８ビツト構成のＤ／Ａ変換器７に
供給されて端子８には時間軸が揃えられ、かつ伝
送歪のない水平同期信号PHR及びバースト信号
SBRの付加された出力映像信号SOが得られる。
ル映像信号SDは８ビツト構成のＤ／Ａ変換器７に
供給されて端子８には時間軸が揃えられ、かつ伝
送歪のない水平同期信号PHR及びバースト信号
SBRの付加された出力映像信号SOが得られる。
ところで、上述のＡ／Ｄ変換器２では水平同期
信号PHIを含めてＡ／Ｄ変換するものであるか
ら、同期付加回路４で置換される同期部分に対応
する部分も量子化のためのデータを割り当ててお
く必要があり、その結果、映像部分（黒レベルか
ら白のピークレベルまで）に割り当てる量子化ス
テツプ数がそれだけ減少し、映像部分における量
子化雑音が増大する欠点があつた。
信号PHIを含めてＡ／Ｄ変換するものであるか
ら、同期付加回路４で置換される同期部分に対応
する部分も量子化のためのデータを割り当ててお
く必要があり、その結果、映像部分（黒レベルか
ら白のピークレベルまで）に割り当てる量子化ス
テツプ数がそれだけ減少し、映像部分における量
子化雑音が増大する欠点があつた。
量子化雑音を軽減するには量子化ビツト数をｎ
＋１ビツトすなわち９ビツトに増加すればよい
が、こうすると信号処理系が全て９ビツトの処理
が可能なものを使用する必要があるので、ハード
が複雑になると共に、コストアツプを持たらして
しまう。
＋１ビツトすなわち９ビツトに増加すればよい
が、こうすると信号処理系が全て９ビツトの処理
が可能なものを使用する必要があるので、ハード
が複雑になると共に、コストアツプを持たらして
しまう。
発明の目的
そこで、この発明ではハードが複雑化すること
なく量子化雑音を軽減できるデジタルTBC等に
適用して好適なデジタル信号処理回路を提案する
ものである。
なく量子化雑音を軽減できるデジタルTBC等に
適用して好適なデジタル信号処理回路を提案する
ものである。
発明の概要
そのため、この発明に係るデジタル信号処理回
路では、例えば、第１図に示すように、入力アナ
ログ映像信号SVの映像部分のみをｎビツトのデ
ジタル映像信号SDに変換するＡ／Ｄ変換手段２
と、このＡ／Ｄ変換手段２の出力側に接続され、
ｎビツトのデジタル映像信号SDにｎビツトの基準
ペデスタル信号SPを付加する基準ペデスタル付加
手段１１と、この基準ペデスタル付加手段１１の
出力側に接続され、ｎビツトの基準ペデスタル信
号SPが付加されたｎビツトのデジタル映像信号
SDPの同期信号の区間にｎビツトの基準同期信号
SSを付加して、ｎ＋１ビツトのデジタル映像信号
SDAを形成する同期信号付加手段１４と、この同
期信号付加手段１４の出力側に接続され、ｎ＋１
ビツトのデジタル映像信号SDAを出力アナログ映
像信号SOに変換するＤ／Ａ変換手段１７とを備え
るものである。
路では、例えば、第１図に示すように、入力アナ
ログ映像信号SVの映像部分のみをｎビツトのデ
ジタル映像信号SDに変換するＡ／Ｄ変換手段２
と、このＡ／Ｄ変換手段２の出力側に接続され、
ｎビツトのデジタル映像信号SDにｎビツトの基準
ペデスタル信号SPを付加する基準ペデスタル付加
手段１１と、この基準ペデスタル付加手段１１の
出力側に接続され、ｎビツトの基準ペデスタル信
号SPが付加されたｎビツトのデジタル映像信号
SDPの同期信号の区間にｎビツトの基準同期信号
SSを付加して、ｎ＋１ビツトのデジタル映像信号
SDAを形成する同期信号付加手段１４と、この同
期信号付加手段１４の出力側に接続され、ｎ＋１
ビツトのデジタル映像信号SDAを出力アナログ映
像信号SOに変換するＤ／Ａ変換手段１７とを備え
るものである。
これによつて、映像部分はｎビツトでデジタル
変換できるため量子化雑音を大幅に軽減できる。
変換できるため量子化雑音を大幅に軽減できる。
ただし、Ｄ／Ａ変換器としてはｎ＋１ビツトの
ものを使用しなければならないが、Ｄ／Ａ変換器
がｎビツトからｎ＋１ビツトに増えても、ハード
的にはあまり増えず、コストアツプも差程ではな
いから、上記構成による支障は生じない。
ものを使用しなければならないが、Ｄ／Ａ変換器
がｎビツトからｎ＋１ビツトに増えても、ハード
的にはあまり増えず、コストアツプも差程ではな
いから、上記構成による支障は生じない。
実施例
続いて、この発明に係るデジタル信号処理回路
の一例を第１図及び第２図を参照して詳細に説明
する。
の一例を第１図及び第２図を参照して詳細に説明
する。
第１図はこのデジタル信号処理回路の一例を示
す系統図であつて、端子１に供給された入力映像
信号SVはＡ／Ｄ変換器２にてデジタル信号に変
換される。Ａ／Ｄ変換器２では、入力映像信号
SVのうち黒レベルから白レベルまでの映像部分
だけがｎビツト、すなわち８ビツトのデジタル信
号に変換される（第２図Ａ）。従つて、この映像
部分が28＝256の量子化ステツプによつて量子化
されるから、映像部分における量子化雑音が従来
よりも大幅に減少し、Ｓ／Ｎの劣化が少なくな
る。
す系統図であつて、端子１に供給された入力映像
信号SVはＡ／Ｄ変換器２にてデジタル信号に変
換される。Ａ／Ｄ変換器２では、入力映像信号
SVのうち黒レベルから白レベルまでの映像部分
だけがｎビツト、すなわち８ビツトのデジタル信
号に変換される（第２図Ａ）。従つて、この映像
部分が28＝256の量子化ステツプによつて量子化
されるから、映像部分における量子化雑音が従来
よりも大幅に減少し、Ｓ／Ｎの劣化が少なくな
る。
水平同期信号PHI、バースト信号SBIなどの同
期部分が捨て去られた映像部分だけのデジタル映
像信号SDはTBC３にて時間軸補正されたのち、
ペデスタル付加回路１１に供給される。入力映像
信号SVにおけるブランキング期間のペデスタル
レベルは通常ノイズが含まれているので、入力ペ
デスタルレベルそのものを出力映像信号SOのペデ
スタルレベルとして使用したのではＳ／Ｎの良い
映像信号SOを得ることができなくなるからであ
る。
期部分が捨て去られた映像部分だけのデジタル映
像信号SDはTBC３にて時間軸補正されたのち、
ペデスタル付加回路１１に供給される。入力映像
信号SVにおけるブランキング期間のペデスタル
レベルは通常ノイズが含まれているので、入力ペ
デスタルレベルそのものを出力映像信号SOのペデ
スタルレベルとして使用したのではＳ／Ｎの良い
映像信号SOを得ることができなくなるからであ
る。
ペデスタル付加回路１１はスイツチング手段１
２と、基準のペデスタルレベルPRに対応した８
ビツトのペデスタル信号（データ）SPがストアさ
れたROM等のメモリ若しくはペデスタル信号発
生器（図ではメモリ）１３とで構成される。そし
て、水平若しくは垂直ブランキング期間Ｘ中（第
２図Ａ）、スイツチング手段１２が破線図示の如
く切換えられて、TBC３からのデジタル映像信
号SDがブランキングされると共に、このブランキ
ング期間中に、基準のペデスタルデータSPが読出
されて新たに基準のペデスタルデータSPがデジタ
ル映像信号SDに付加される。
２と、基準のペデスタルレベルPRに対応した８
ビツトのペデスタル信号（データ）SPがストアさ
れたROM等のメモリ若しくはペデスタル信号発
生器（図ではメモリ）１３とで構成される。そし
て、水平若しくは垂直ブランキング期間Ｘ中（第
２図Ａ）、スイツチング手段１２が破線図示の如
く切換えられて、TBC３からのデジタル映像信
号SDがブランキングされると共に、このブランキ
ング期間中に、基準のペデスタルデータSPが読出
されて新たに基準のペデスタルデータSPがデジタ
ル映像信号SDに付加される。
ここで、ペデスタルデータSPは入力映像信号
SVにおけるペデスタルレベルに対応した量子化
ステツプのデータである。
SVにおけるペデスタルレベルに対応した量子化
ステツプのデータである。
基準のペデスタルデータSPの付加されたデジタ
ル映像信号SDPはさらに同期付加回路１４に供給
される。同期付加回路１４はデータ加算器１５と
同期データ用のメモリ１６とを有し、同期データ
SSは上述したように基準の水平、垂直同期信号
PHR等と、基準の位相と振幅を有するバースト信
号SBRと、映像期間の間も出力される基準のペデ
スタル信号SPを含む８ビツトデータである。
ル映像信号SDPはさらに同期付加回路１４に供給
される。同期付加回路１４はデータ加算器１５と
同期データ用のメモリ１６とを有し、同期データ
SSは上述したように基準の水平、垂直同期信号
PHR等と、基準の位相と振幅を有するバースト信
号SBRと、映像期間の間も出力される基準のペデ
スタル信号SPを含む８ビツトデータである。
この同期データSSはデジタル映像信号SDPとそ
の時間的な位置関係が一致するように加算され
る。
の時間的な位置関係が一致するように加算され
る。
デジタル映像信号SDPと同期データSSはいずれ
も８ビツトデータであるから、加算後のデジタル
映像信号SDAは９ビツトのデジタル信号となる
（第２図Ｃ）。上述では同期データSSは28の量子化
ステツプの中間ステツプに選んだ場合であるの
で、デジタル映像信号SDAと量子化ステツプとの
関係は第２図Ｃのようになる。ただし、第２図
Ｂ，Ｃはいずれも信号をアナログ化した状態で図
示してある。
も８ビツトデータであるから、加算後のデジタル
映像信号SDAは９ビツトのデジタル信号となる
（第２図Ｃ）。上述では同期データSSは28の量子化
ステツプの中間ステツプに選んだ場合であるの
で、デジタル映像信号SDAと量子化ステツプとの
関係は第２図Ｃのようになる。ただし、第２図
Ｂ，Ｃはいずれも信号をアナログ化した状態で図
示してある。
デジタル映像信号SDAは９ビツト構成のＤ／Ａ
変換器１７に供給されて、その出力端子８には時
間軸補正され、かつ基準の同期信号及びバースト
信号に夫々置換された出力映像信号SOが得られ
る。
変換器１７に供給されて、その出力端子８には時
間軸補正され、かつ基準の同期信号及びバースト
信号に夫々置換された出力映像信号SOが得られ
る。
発明の効果
以上説明したように、この発明によれば入力映
像信号のうち映像部分だけをｎビツトのデジタル
信号に変換後、これに基準の同期信号等を付加す
るようにしたので、映像部分における量子化ノイ
ズを著しく軽減でき、Ｓ／Ｎのよい出力映像信号
を得ることができる。
像信号のうち映像部分だけをｎビツトのデジタル
信号に変換後、これに基準の同期信号等を付加す
るようにしたので、映像部分における量子化ノイ
ズを著しく軽減でき、Ｓ／Ｎのよい出力映像信号
を得ることができる。
また、この構成によれば、ｎ＋１ビツトのＤ／
Ａ変換器を使用する必要があるが、Ｄ／Ａ変換器
は容易に高ビツトレートのものが得られ、しかも
安価に入手することができるから、ｎ＋１ビツト
のＤ／Ａ変換器を使用することによるコストアツ
プ等の弊害は殆んど生じない。Ａ／Ｄ変換時から
ｎ＋１ビツトのものを使用すると、周知のように
Ａ／Ｄ変換器自体の回路規模が増大し、大幅にコ
ストアツプする上、TBC３等も同様にメモリ容
量が増えるので、あまり得策な解決手段とは言え
ない。
Ａ変換器を使用する必要があるが、Ｄ／Ａ変換器
は容易に高ビツトレートのものが得られ、しかも
安価に入手することができるから、ｎ＋１ビツト
のＤ／Ａ変換器を使用することによるコストアツ
プ等の弊害は殆んど生じない。Ａ／Ｄ変換時から
ｎ＋１ビツトのものを使用すると、周知のように
Ａ／Ｄ変換器自体の回路規模が増大し、大幅にコ
ストアツプする上、TBC３等も同様にメモリ容
量が増えるので、あまり得策な解決手段とは言え
ない。
従つて、この発明では回路規模の増大、すなわ
ちコストアツプをもたらすことなく、量子化雑音
を容易に軽減できる特徴を有し、デジタルTBC
等のデジタル信号処理回路に適用して極めて好適
である。
ちコストアツプをもたらすことなく、量子化雑音
を容易に軽減できる特徴を有し、デジタルTBC
等のデジタル信号処理回路に適用して極めて好適
である。
第１図はこの発明に係るデジタル信号処理回路
の一例を示す系統図、第２図はその動作説明に供
する波形図、第３図は従来回路の一例を示す系統
図、第４図はその動作説明に供する波形図であ
る。 ２はＡ／Ｄ変換器、３はTBC、１１はペデス
タル付加回路、１４は同期付加回路、１７はＤ／
Ａ変換器である。
の一例を示す系統図、第２図はその動作説明に供
する波形図、第３図は従来回路の一例を示す系統
図、第４図はその動作説明に供する波形図であ
る。 ２はＡ／Ｄ変換器、３はTBC、１１はペデス
タル付加回路、１４は同期付加回路、１７はＤ／
Ａ変換器である。
Claims (1)
- 【特許請求の範囲】 １ 入力アナログ映像信号の映像部分のみをｎビ
ツトのデジタル映像信号に変換するＡ／Ｄ変換手
段と、 上記Ａ／Ｄ変換手段の出力側に接続され、上記
ｎビツトのデジタル映像信号にｎビツトの基準ペ
デスタル信号を付加する基準ペデスタル付加手段
と、 上記基準ペデスタル付加手段の出力側に接続さ
れ、上記ｎビツトの基準ペデスタル信号が付加さ
れた上記ｎビツトのデジタル映像信号の同期信号
の区間にｎビツトの基準同期信号を付加して、ｎ
＋１ビツトのデジタル映像信号を形成する同期付
加手段と、 上記同期付加手段の出力側に接続され、上記ｎ
＋１ビツトのデジタル映像信号を出力アナログ映
像信号に変換するＤ／Ａ変換手段とを備えるデジ
タル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142952A JPS6121686A (ja) | 1984-07-10 | 1984-07-10 | デジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142952A JPS6121686A (ja) | 1984-07-10 | 1984-07-10 | デジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121686A JPS6121686A (ja) | 1986-01-30 |
| JPH0568917B2 true JPH0568917B2 (ja) | 1993-09-29 |
Family
ID=15327465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142952A Granted JPS6121686A (ja) | 1984-07-10 | 1984-07-10 | デジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121686A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5184515A (ja) * | 1975-01-22 | 1976-07-23 | Hitachi Ltd |
-
1984
- 1984-07-10 JP JP59142952A patent/JPS6121686A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5184515A (ja) * | 1975-01-22 | 1976-07-23 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6121686A (ja) | 1986-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |